ZYNQ7020-verilog语言

划重点
1、数字的进制
二进制表示：4’b0101 表示4位二进制数字0101
十进制表示：4’d2 表示4位十进制数字2（0010）
十六进制表示：4’ha 表示4位十六进制数字a(1010)
注：verilog中位给定位宽默认位32位的位宽
2、数据类型
（1）寄存器类型
关键字为reg; 如：reg [31:0] delay_cnt //延时计数 reg key_reg;//没有给出位宽，则默认该寄存器位宽为1
注：reg 类型的数据只能在always语句和initial语句中被赋值；如果是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应的为触发器；如果描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应的为硬件连线。
（2）线网类型
线网类型表示结构实体之间的物理连线；线网类型的变量不能存储值，他的值由驱动它的元件决定；驱动线网类型的元件有门、连续赋值语句、assign等；如果线网没有驱动元件，则该变量为高阻的，为z;
线网的数据类型包括wire和tri 如：wire key_flag
（3）参数类型
其实就是定义一个常量；如parameter H_SYNC = 11’d41;
3、运算符
（1）条件操作符：？：
a?b:c 如果a为真，就选b，否则选择c
（2）{}位拼接运算符
{a,b} //将a和b拼接起来，作为一个新的信号 如： c={a,b[3:0]}; a如果是8位，b也是8位；等同于 c[11:0]={a[8:0],b[3,0]};c等同于12位。
下图：运算符的优先级：
4、功能定义的三种方法
verilog基本设计单元——模块（block）
模块由两部分组成，一部分描述接口，另一部分描述逻辑功能
以module开头，endmodule结尾;
（1）as