FPGA新手必看：用Verilog让蜂鸣器演奏《小星星》完整代码解析

FPGA音乐合成实战：用Verilog驱动蜂鸣器演奏《小星星》

第一次听到开发板上的蜂鸣器奏响完整旋律时，那种成就感至今难忘。作为FPGA初学者，音乐合成项目堪称绝佳的入门实践——它融合了时钟分频、状态机和PWM调制三大核心技能，却又不涉及复杂的外设驱动。本文将带你从音乐理论基础开始，逐步实现《小星星》的完整演奏系统，所有代码均通过Xilinx Artix-7开发板实测验证。

1. 音乐合成的数字逻辑基础

1.1 音符频率的硬件实现原理

要让蜂鸣器准确发声，首先需要理解音高与频率的关系。国际标准音A4的频率为440Hz，各音符频率按十二平均律计算：

f(n) = 440 × 2^((n-49)/12)  # 其中n为MIDI音符编号

常见中音区音符对应的频率值：

提示：计算时钟周期数时，需用1秒(10^9 ns)除以频率值，再除以单个时钟周期时间（20ns@50MHz）

1.2 PWM波形生成技术

蜂鸣器驱动本质上是通过PWM（脉宽调制）产生特定频率的方波。关键参数包括：

• 占空比：通常设为50%以获得最佳音效
• 计数比较：当计数器超过半周期时翻转输出电平
• 音符时长：通过二级计数器控制每个音符的持续时间

// 典型PWM生成逻辑
always @(posedge clk) begin
    if(cnt >= period) cnt <= 0;
    else cnt <= cnt + 1;
    
    beep <= (cnt < period/2) ? 1 : 0;
end

2. 《小星星》乐谱的数字编码

2.1 简谱到硬件参数的转换

《小星星》主旋律对应的简谱与Verilog参数对照：

1 1 5 5 | 6 6 5 - | 4 4 3 3 | 2 2 1 - |

转换为模块参数定义：

localparam 
    C4 = 191110 / 20,  // 音符1
    D4 = 170265 / 20,  // 音符2 
    E4 = 151685 / 20,  // 音符3
    F4 = 143173 / 20,  // 音符4
    G4 = 127551 / 20,  // 音符5
    A4 = 113636 / 20;  // 音符6

2.2 节拍时序控制方案

采用三级计数器架构实现精准时序：

1. 微秒级计数器：基于系统时钟生成PWM波形
2. 毫秒级计数器：控制单个音符的持续时间
3. 乐谱位置计数器：遍历整个旋律序列

reg [31:0] tone_cnt;    // 音符周期计数器
reg [15:0] duration;    // 音符持续时间 
reg [5:0]  note_idx;    // 当前播放的音符位置

always @(posedge clk) begin
    if(tone_cnt >= period) begin
        tone_cnt <= 0;
        if(duration >= NOTE_TIME) begin
            duration <= 0;
            note_idx <= note_idx + 1;
        end else begin
            duration <= duration + 1;
        end
    end else begin
        tone_cnt <= tone_cnt + 1;
    end
end

3. 完整Verilog实现解析

3.1 模块接口设计

module star_twinkle(
    input  wire clk,      // 50MHz时钟
    input  wire rst_n,    // 低电平复位
    output reg  buzzer    // 蜂鸣器驱动信号
);

3.2 乐谱存储器实现

采用查找表(LUT)存储音符序列：

// 音符定义
localparam SIL = 0;  // 静音
localparam C4  = 191110 / 20;
// ...其他音符定义同上

// 乐谱存储器
wire [15:0] note_rom [0:31];
assign note_rom[0]  = C4;  // 1
assign note_rom[1]  = C4;  // 1
assign note_rom[2]  = G4;  // 5
// ...完整乐谱编码
assign note_rom[31] = C4;  // 1结束

3.3 状态机核心逻辑

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        tone_cnt <= 0;
        duration <= 0;
        note_idx <= 0;
    end else begin
        // PWM计数器
        if(note_rom[note_idx] == SIL) begin
            buzzer <= 0;
        end else if(tone_cnt >= note_rom[note_idx]) begin
            tone_cnt <= 0;
            buzzer <= ~buzzer;
        end else begin
            tone_cnt <= tone_cnt + 1;
        end
        
        // 音符时长控制
        if(duration >= 250000) begin  // 每个音符0.5秒(50MHz时钟)
            duration <= 0;
            note_idx <= (note_idx == 31) ? 0 : note_idx + 1;
        end else begin
            duration <= duration + 1;
        end
    end
end

4. 进阶优化技巧

4.1 动态节奏控制

通过参数化设计支持不同演奏速度：

parameter CLK_FREQ = 50_000_000;  // 50MHz
parameter BPM = 120;              // 节拍速度

// 计算每个四分音符的时钟周期数
localparam QUARTER_NOTE = (60 * CLK_FREQ) / BPM; 

4.2 多音轨混合技术

扩展架构支持和弦演奏：

reg [15:0] tone_cnt1, tone_cnt2;
always @(posedge clk) begin
    // 音轨1
    if(tone_cnt1 >= period1) begin
        tone_cnt1 <= 0;
        buzzer1 <= ~buzzer1;
    end else tone_cnt1 <= tone_cnt1 + 1;
    
    // 音轨2 
    if(tone_cnt2 >= period2) begin
        tone_cnt2 <= 0;
        buzzer2 <= ~buzzer2;
    end else tone_cnt2 <= tone_cnt2 + 1;
    
    // 混合输出
    buzzer <= buzzer1 | buzzer2;
end

4.3 音频效果增强

添加包络发生器改善音质：

// ADSR包络控制
reg [1:0] adsr_state;
reg [15:0] adsr_cnt;
always @(posedge clk) begin
    case(adsr_state)
        0: begin  // Attack
            volume <= volume + 1;
            if(volume >= MAX_VOL) adsr_state <= 1;
        end
        1: begin  // Decay
            volume <= volume - 1;
            if(volume <= SUSTAIN_LVL) adsr_state <= 2;
        end
        // ...其他状态
    endcase
end

在Basys3开发板上实测时，发现使用74HC04反相器驱动有源蜂鸣器可获得最佳音效。若遇到音量不足的情况，可以尝试外接三极管放大电路。音乐合成项目的真正价值在于它生动展示了如何将数学公式转化为可听的物理现象——当第一次听到自己编写的硬件描述语言奏响童年旋律时，那种奇妙的体验会让你对数字逻辑产生全新的认识。