Xilinx AXI4 相关

原创已于 2022-03-27 19:57:25 修改 · 553 阅读

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于 2022-03-26 15:00:44 首次发布

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这篇内容详细介绍了Xilinx AXI4接口协议，包括AXI4总线的组成部分和信号描述，如写地址、写数据、写响应、读地址和读数据通道。文中引用了相关PDF资料，并对比了AXI 4-Lite与AXI 4的区别，强调了AXI4中VALID和READY握手机制的重要性。

正点原子相关视频SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【FPGA】，SDK篇_63~64_自定义IP核-AXI接口【FPGA】+【Vivado】+【自定义IP】
相关PDF：ug1037-vivado-axi-reference-guide.pdf、IHI0022H_c_amba_axi_protocol_spec.pdf。
AXI描述了主从设备间通信的协议。
接口组成：
分别对应写地址（aw）、写数据（w）、写响应（b）、读地址（ar）、读数据（r）。
以下内容来自IHI0022H_c_amba_axi_protocol_spec.pdf。
A1.2 AXI Architecture，每个独立的通道都包含一组信息信号以及VALID、READY信号。
读数据通道传输读数据以及读响应信息，写数据通道传输写数据以及频闪信号。
Chapter A2 Signal Descriptions，以下是对AXI 4协议的介绍。
写地址通道信号：

突发长度信号，实际的突发长度是突发长度信号代表的值加一。
突发大小信号，表示每个突发信号传输的字节个数。

突发模式信号，决定了突发信号传输的地址的计算方式。
写数据通道信号：
写响应通道信号：
读地址通道信号、读数据通道信号与上述类似。
A3.2.1 Handshake process，所有的五个通道都使用了同样的握手机制（VALID-READY）。
以下是对AXI 4-Lite的介绍。
AXI 4-Lite相比于AXI 4阉割了部分功能。