AXI4 协议

一、AXI4简介

AXI4（Advanced eXtensible Interface 4）是ARM公司推出的高性能片上总线协议，属于AMBA（Advanced Microcontroller Bus Architecture）标准的一部分。它专为高带宽、低延迟的片上通信设计，广泛应用于处理器、DSP、FPGA等复杂系统中。AXI4包含三个变体：

• AXI4：标准版本，支持高带宽内存映射通信。
• AXI4-Lite：简化版，用于寄存器等简单设备的轻量级访问。
• AXI4-Stream：无地址协议，适用于高速数据流传输（如视频、音频）。

二、写数据

一、写地址通道

一、不重要信号：

二、重要信号

二、写数据通道

一、不重要信号：

二、重要信号：

写选通介绍：假如32数据我们只要写入低十六位，只要将WSTRB设置为0011即可。

verilog
// 只更新低16位数据
WDATA = 32'hAABBCCDD;
WSTRB = 4'b0011; // 只使能最低两个字节

// 这将导致：
// - 字节0 (DATA[7:0]) = DD (被写入)
// - 字节1 (DATA[15:8]) = CC (被写入)
// - 字节2 (DATA[23:16]) = BB (被忽略)
// - 字节3 (DATA[31:24]) = AA (被忽略)

三、写响应通道信号

一、不重要信号

二、重要信号

四、写通道介绍

写数据的三个通道是相互独立的。显示写事务如何使用写地址、写数据和写响应通道。

三、读数据

一、读地址通道

一、不重要信号

二、重要信号

二、读数据通道

一、不重要信号

二、重要信号

三、读数据介绍

AXI4读事务使用读地址和读数据通道示意：

四、AXI4 LIte和AXI4接口对比图。

如下可见AXI4 lite接口相较于AXI4做了很多简化，基本上只保留重要信号。

1. 突发传输 (Burst Transfer)

这是最根本的区别。

• AXI4-Lite：每次事务只能传输一个数据单元。例如，要写入4个32位的数据，主设备必须发起4次独立的写事务（每次包含地址 phase 和数据 phase）。这效率低下，但控制简单。

• AXI4：支持突发传输。主设备只需提供起始地址和突发长度（Burst Length，例如4），就可以在一次事务中连续传输4个数据。从设备会自动递增地址。这极大地提高了数据传输效率，减少了总线开销。

2. 通道信号简化

AXI4-Lite 移除了AXI4中与高性能操作相关的所有复杂信号，例如：

• AxLEN：突发长度。AXI4-Lite 没有这个信号，因为长度固定为1。

• AxSIZE：突发大小。每次传输的大小必须与数据总线宽度一致（如32位总线就是4字节）。

• AxBURST：突发类型。固定为增量突发（Incr），但因为长度是1，所以地址也不会变。

• WLAST：最后一个写数据。因为每次写只有一个数据，所以这个信号不需要。

• RLAST：最后一个读数据。同理，不需要。

• AxLOCK, AxCACHE, AxQOS, AxPROT 等：事务属性。大部分被移除或固定为常量值。

3.如何选择？

选择使用哪种接口取决于IP核的功能和性能需求：

• 使用 AXI4-Lite 当：

  • IP核只需要被配置（例如：设置使能位、中断掩码、控制寄存器）。

  • IP核只需要提供状态信息（例如：读取状态寄存器、中断状态位）。

  • 数据传输是偶尔的、零星的，对带宽要求极低。

  • 你想要最小化逻辑资源和功耗。

• 使用 AXI4 当：

  • IP核需要持续不断地流式传输大量数据（例如：视频帧、音频数据、网络数据包）。

  • IP核作为DMA控制器，需要在内存和外设之间搬移大块数据。

  • IP核需要高带宽和低延迟来访问系统内存（DDR）。

  • 性能是首要考虑因素。

五、握手机制

1、基本握手机制

AXI4 使用简单的双向握手协议：

• VALID 信号：由发送方驱动，表示数据/地址/控制信息已经准备好并有效

• READY 信号：由接收方驱动，表示接收方已准备好接受数据

传输发生在时钟上升沿当 VALID 和 READY 同时为高时

2、AXI4 通道及其握手信号

六、突发传输

由图可见在突发读时候，地址必须要在读地址有效和读地址准备信号同时有效时候才能有效。T2时刻上升沿时候可见。然后就是读数据通道。读数据通道下，读有效和读有效准备信号也是同时拉高才有效。然后在读数据通道根据我们读地址信号的数据进行突发传输。但是从机响应的准备信号拉高时和用户读有效拉高时候才传输。突发写同理不过多介绍。