时序逻辑过程块

本文深入探讨了Verilog中的always_ff过程块,用于描述综合时序逻辑。always_ff块强调了同步和异步置位/复位的明确性,其敏感表必须包含posedge或negedge时钟边沿。该过程块内部不允许事件控制,以确保仿真与综合的一致性,从而保证代码的可综合性和设计的正确性。

时序逻辑过程块

always_ff描述时序逻辑
always_ff专用过程块表示设计的意图是描述可综合的时序逻辑。

always_ff@(posedge clock,negedge resetN)
	if(!resetN) q <=0;
	else q <= d;

always_ff过程块的敏感表必须明确列出。这样就可以根据敏感表的内容,确定时序逻辑的置位/复位是同步还是异步的。
工具会验证always_ff的内容表达的时序逻辑
always_ff会限制生成可综合敏感表
always_ff过程块要求明确指定敏感表中的信号是posedge或negedge。这是对时序逻辑敏感列表的综合要求。使这条规则成为句法要求有利于确保仿真结果和综合结果一致。always_ff过程块内部的事件控制表示的不是敏感表,并且是不允许的。这也是对时序逻辑RTL模型的综合要求。

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