pll锁相环（可以根据系统时钟进行倍频、分频、相位偏移等等，而普通的计数器只能分频）

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#fpga #verilog
本文详细介绍如何在Quartus II中使用AltPLL IP核进行时钟管理，包括PLL的原理、IP核配置、引脚分配及实际应用，涉及功能如频率调整、相位偏移和复位控制。

1.PLL是一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。

2. Quartus II软件提供了锁相环PLL的IP核，对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移（就相当于时钟的上升沿和下降沿可以移动，换位置等）和可编程占空比（一般是50%）的功能。

3.  PLL IP核的使用

在ip catalog中搜索altpll，然后双击第一个

 

然后点击...在文件夹中新建ipcore文件夹

 然后命名为pll_clk

然后在弹出来的框当中，把晶振频率改为板子的50MHZ，然后点击next

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