FPGA 笔记一（基础知识）

最新推荐文章于 2023-08-25 18:42:05 发布

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wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而reg使用在过程赋值语句中。reg类型数据的默认值为不定值x , wire类型的变量没有连接到驱动元件上，则该变量就是高阻变量z。
输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire；若输出端口在过程块中赋值则为reg型，若在过程块外赋值则为net型。用关键词inout声明一个双向端口, inout端口不能声明为reg类型，只能是wire类型；输入和双向端口不能声明为寄存器类型。

inout端口不能被赋值为reg型，因此，不能用于always语句中。
if等条件语句只能用于initial语句及always语句。
因此，对于inout端口的逻辑判断，要用到？：条件表达式来控制高阻的赋值并结合assign进行。
需要有一个中转的寄存器，这样，在always语句中，才可以将输入的信号赋给输出（用inout代替纯output）
高阻态不要用于芯片内部，应该用逻辑引到引脚处，然后用高阻来实现。
三态门的介绍：
三态电路是一种重要的总线接口电路。这里的三态，是指它的输出既可以是一般二值逻辑电路的正常的“0”状态和“1”状态，又可以保持特有的高阻抗状态，第三种状态——高阻状态的门电路（高阻态相当于隔断状态）。处于高阻抗状态时，其输出相当于断开状态，没有任何逻辑控制功能。三态电路的输出逻辑状态的控制，是通过一个输入引脚实现的。当G为低电平输入时，三态电路呈现正常的“0”或“1”的输出；当G为高电平输入时，三态电路给出高阻态输出。