qq_39231491的博客

利用双fifo实现3个数值相加。实现10排0-85 每三排的数实现竖直相加。module fifo( input wire clk , input wire rst_n , input wire[7:0] dina , input wire wr_en , ou...

当数据传来的时候会伴随一个标志信号，当识别到tx_en的时候，数据便会被一位位的发送。 假设传输速率为9600bit/s，系统时钟为50MHZ，则每个bit需保持的时钟周期个数为50M/9600=5207。因为数据在保持的时间内，中间是最稳定的，因此可以记到一半的时候把数据读出来。根据串口的协议，这个串口在无数据传输的时候，tx为高电平，因此复位时为高点平。 编写一个程序：按键按下去发...

从RAM中提取因此不需要用到写使能，只需要读使能。此次用到的RAM中图片大小为200*200.想做个动态图的话可以取5副图片，每个大小100*100，定义读取的时间，可以实现图片交替的转换，人眼看到的便是动图。VGA扫描一次为1/60HZ，当每扫n次换一副图片，这样就可以控制图片的转换速度 程序编写： module ram( input wire clk, input wire rst...

流水灯的编写： module liushui1( input wire clk , input wire rst_n , output reg[3:0] led ); reg[26:0] cnt_s; reg flag ; parameter CNT_MAX=100000000-1;...

分频 ：利用系统周期来重新自己定义一个时钟周期 偶数分频： 假如系统周期频率50M，分频后的频率为F，计数器为N 则N_MAX=(50M/f)/2-1 实际编程，要求分频后频率为1M module fenpin( input wire clk , input wire rst_n , output ...

实现刚开始第一个灯做完呼吸后左移，到达最右边后回来，如此反复。由于仿真需求，在每个计数器到达最大时设置一个标志位便于观察。图片分析代码的编写： module xunhuan1( input wire clk , input wire rst_n , output reg[3:0] led ); reg[5:0] ...

芯片周期20ns，当计数50次为1us,在计数1000次则1ms，在计数1000次为1s，因此设置3个计数器分别为cnt_s,cnt_ms,cnt_us. 为了实现呼吸灯从亮到暗，在由暗到亮需要设置一个标志位flag呼吸灯的画出分析这里写代码片module huxi(input wire clk,input wire rst_n,...

取整与取余 / 取商 5/3=1 % 取余 5%3=2 关系符号有>、<、>=、<=、==、！= 在verilog中与数学不同 A=5 B=2 C=3 A

Verilog 基本用法 在做一个项目时最好把文件夹分类 设计（design）,建立工程（prj）,仿真（sim）,画图分析（doc） Verilog HDL H：硬件 ，D：设计 ，L：语言 其中文件后缀为.v 形式为 : module 为了实现的功能 endmodule module后面为文件名（），在括号里面写输...