杂谈：DC对Verilog和SystemVerilog语言的支持

最新推荐文章于 2025-12-25 01:37:16 发布

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文章通过在DesignCompiler中比较Verilog和SystemVerilog对简单FSM电路的描述，展示了两种语言在设计工具中的等效性，强调了描述的精准度而非语言本身的重要性。

DC对Verilog和SystemVerilog语言的支持

设计语言用哪种？
Design Compiler对二者的支持
简单的fsm电路测试
测试结果对比
写在最后

设计语言用哪种？

直接抛出结论：先有电路，后为描述。
设计端而言，没有语言的高低好坏，只有描述的精准与否。本文的实验结果很好的说明了这一点。

Design Compiler对二者的支持

我们在Design Compiler中读入命令有这样的选项，支持包括v和sv在内的三种主流硬件描述语言。

简单的fsm电路测试

分别给出一个简单的FSM电路的V代码和SV代码。并基于SAED32nm学习用工艺库来做DCT的实现。
代码如下


module fsm(
    clk,
    rst_n,
    x,
    y
);
input  clk;
input  rst_n;
input  x;
output y;

parameter A = 3'd0,
          B = 3'd1,
          C = 3'd2,
          D = 3'd3,
          E = 3'd4;

reg [2:0] cur_state,nxt_state;

always @ (posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cur_state <= A;