Xilinx FPGA—— ViVado存储器FIFO IP核

原创 已于 2026-07-29 11:26:15 修改 · 203 阅读 · 3 ·
本内容遵循CC 4.0 BY-SA版权协议
版权声明：本文为博主原创文章，遵循 CC 4.0 BY 版权协议，转载请附上原文出处链接和本声明。
GEO检测
收录于
FPAG

当前文章被收录于：

FPAG
20 篇文章 32 人学习
订阅专栏 查看详情
于 2026-07-27 16:21:18 首次发布

想深耕嵌入式？这个专辑值得收藏

MCU、FPGA、工控、传感器一站式学习，实战项目直接抄

一键订阅

一、什么是FIFO

        FIFO 本质上是由 RAM 加读写控制逻辑构成的一种先进先出的数据缓冲器。

        FIFO与RAM的区别：

                1.FIFO没有外部读写地址线，使用简单

                2.FIFO只能顺序写入数据，并按顺序读出数据

                3.FIFO地址由内部读写指针自动加 1 完成

                4.FIFO可工作在不同时钟域

二、创建FIFO IP核

        ViVado的FIFO的实现可配置为资源与种类的7种组合：        

Common Clock Builtin FlFO同步FIFO，使用内置 FIFO资源存储
Common Clock Block RAM同步FIFO，使用RAM快存储
Common Clock Distributed RAM同步FIFO，使用分布式RAM存储
Common Clock Shift Register同步FIFO，使用移位寄存器存储
Independent Clocks Builtin FlFO异步FIFO，使用内置 FIFO资源存储
Independent Clocks Block RAM异步FIFO，使用RAM快存储
Independent Clocks Distributed RAM异步FIFO，使用分布式RAM存储

想深耕嵌入式？这个专辑值得收藏

MCU、FPGA、工控、传感器一站式学习，实战项目直接抄

一键订阅
标签
#fpga开发
vivado fifo原语使用详解
weixin_39871104的博客
05-16 5150
使用原语开发例化fifo可以减轻开发复杂度，减少资源浪费，增加系统灵活性。
如何在Vivado创建一个FIFO的IP核并使用ILA工具验证
y_u_yu_yu_的博客
10-04 2555
FIFO的英文全称是First In First Out，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递
Xilinx FPGA平台DDR3设计保姆式教程（3）MIG IP核使用教程及DDR读写时序
热门推荐
数字IC/FPGA杂货铺，找一找，或许有你想要的~
11-09 2万+
干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！ ----------------------------------------------------------------------------------------------------------------- 汇总篇： Xilinx平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了 ----------------------------------------------------------...
Xilinx vivado 常用IP核使用
Starry__的博客
11-22 1万+
目录1. Accumulator 12.02. Aurora 8B10B 11.13. Clocking Wizard4. Divider Generator 5.15. FIFO Generator 13.26. ILA(Integrated Logic Analyzer) 6.27. Multiplier 12.08. Block Memory Generator 8.49. Distributed Memory Generator 8.010. CORDIC 6.011. Serial RapidIO
Vivado 下 IP核之FIFO 实验
yishuihanq的博客
06-12 1万+
FIFO 本质上是由RAM加读写控制逻辑构成的一种先进先出的数据缓冲器，其与普通存储器RAM的区别在于 FIFO没有外部读写地址线，使用起来非常简单，但FIFO只能顺序写入数据，并按顺序读出数据，其数据地址由内部读写指针自动加 1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址，不过也正是因为这个特性，使得 FIFO在使用时并不存在像RAM那样的读写冲突问题。根据 FIFO工作的时钟域，可以将FIFO分为。
Vivado IP核调用——FIFO
m0_52622121的博客
12-29 5190
FIFO（first-in-first-out），可作为以先入先出顺序存取数据的数据缓存器。读写时钟或存取速率不同时，需要一个数据缓存器作为桥梁进行存—取两端的数据传输，常用异步FIFO完成该任务。与BRAM的区别在于，FIFO无地址线，可以简单地实现缓冲数据的先入先出顺序传输，无需按地址存取数据。FIFO内存取的数据不由地址指向，而是由自动变化的读指针和写指针指向要读或写的下一个数据。
嵌入式 硬件编程 接口技术 相关术语
wow_awsl_qwq的博客
09-25 131
嵌入式 FPGA (现场可编程逻辑门阵列) FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 HDL 硬件描述语言（HDL）是一种用来设计数字逻辑系统和描述数字电路的语言，常用的主要有VHDL、Verilog HDL、System Verilog 和 System C。 VHDL是一种用于电路设计的高级
Xilinx_FIFO_IP核的使用
Crazzy_M的博客
08-03 1万+
VIVADO_FIFO IP核的使用 概述： IP核版本：FIFO Generator v13.2，配置环境vivado2018.2 文章目录1.基本FIFO-IP核的配置2.FIFO读写 1.基本FIFO-IP核的配置 (1) .按照以下步骤 双击③处的FIFO Generator到步骤2。 注意：④处可以查看FIFO-IP核的版本，在官网可以下载到相应的说明文档。 官网:https://china.xilinx.com/ (2)进入FIFO配置页面： 看图： 最终的配置以及资源占用：
Xilinx ip核之FIFO和RAM
xiaoxiaoxianjia的博客
12-13 6069
根据网上资料和自己理解整合而成，参考文章和代码链接在文章结尾。 FIFO和RAM 1、 FIFO FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 FIFO可以用于：(1)跨时钟域多bit传输：读写可以由不同的时钟控制，使用异步FIFO可以在两个不同时钟系统之间快
Xilinx FIFO IP核的例化和使用（含代码实例）
Doreen的博客
10-15 9045
文章包含了FIFO IP核例化 、IP核调用、端口理解及IP核控制（提供实例）
FPGA实战篇（IP核之RAM实验）
qq_41629803的博客
12-08 2961
即随机存取存储器，它可以随时把数据写入任一指定地址 的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的。ILA 的探针端口上来进行观察，除此之外数据输出总线没有别的负载，不会带来难以满足的时序路径，因此这里取消勾选。是一种只读存储器，也就是说，在正常工作时只能读出数据，而不能写入数据。是一种随机存取存储器，不仅仅可以存储数据，同时支持对存储的数据进行修改；”，其综合过程独立于顶层设计的综合，所以在我们可以看到其正在综合，如下图所示。，和我们写入的值是相等的。
Xilinx IP解析之FIFO Generator v13.2
徐大康的博客
12-05 2万+
Xilinx FIFO IP核详细解析，包含仿真
Xilinx_RAM_IP核的使用
Crazzy_M的博客
03-18 6203
Xilinx_RAM_IP核的使用 说明：单口RAM、伪双口RAM、双口RAM的读写，以及RAM资源占用的分析。
FPGA教程系列-Vivado IP核FIFO核
fantasygwh2015的博客
11-11 1030
FIFO（First In First Out Out，即先入先出），是一种数据缓存器，用来实现数据先入先出的读写方式。在FPGA 或者ASIC 中使用到的FIFO 一般指的是对数据的存储具有先入先出特性的缓存器，常被用于多比特数据跨时钟域的转换、读写数据带宽不同步等场合。
【FPGA】十三、Vivado MIG IP核实现DDR3控制器（1）
weixin_62912626的博客
04-18 7210
我们在进行FPGA开发应用当中，经常会用到存储器来保存数据，常用的存储器有ROM、FIFO、SDRAM等等，这些存储器对于数据量小的情况下还尚可使用，但是如果我们需要做图像采集，数据处理等大量数据需要存储和传输的时候，这些存储器就有点力不从心了，需要寻找存储量大并且传输速率快的存储器，而DDR3不论是从存储量还是从传输速率上来看都是满足当前需求的，并且在常用的FPGA开发板上也比较常见。
小梅哥Xilinx FPGA学习笔记22——ip核之FIFO
m0_51430584的博客
01-09 2436
FIFO 本质上是由 RAM加读写控制逻辑构成的一种先进先出的数据缓冲器，其与普通存储器RAM的区别在于FIFO没有外部读写地址线，使用起来非常简单，但FIFO只能顺序写入数据，并按顺序读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址，不过也正是因为这个特性，使得FIFO在使用时并不存在像RAM那样的读写冲突问题。根据 FIFO工作的时钟域，可以将FIFO分为同步FIFO和异步FIFO。同步FIFO。
从IP核到可参数化宏：探索Xilinx FIFO的两种实现哲学
最新发布
hhh00的博客
02-06 936
本文探讨了Xilinx FPGA设计中FIFO的两种实现方式：图形化IP核配置与参数化原语调用。通过对比分析工程管理效率、资源利用率和团队协作效果，重点介绍了基于xpm_fifo原语的可参数化实现方法，为大型项目提供高效的FIFO模块库设计与版本管理最佳实践。
FPGA项目开发之AXI Stream FIFO IP
OpenFPGA的博客
11-04 5726
FPGA项目开发之AXI Stream FIFO IPXilinx Vivado中提供了AXI FIFO和AXI virtual FIFO类似IP，这篇文章主要通过实例来讲解这两个IP的使用方法。AXI Virtual FIFO ControllerFIFO 是我们设计中常用的工具，因为它们使我们能够在进行信号和图像处理时缓冲数据。我们还使用异步FIFO来处理数据总线的时钟域交叉问题。FIFO 的...
Xilinx FIFO IP核使用
m0_46498597的博客
10-17 1185
0 文章目录 1）FIFO简介 2）FIFO接口说明 3）FIFO IP定制 4）FIFO IP参数说明 5）FIFO IP仿真 6）FIFO使用经验 6）结束语 1 FIFO简介 1）FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 2）FI
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值