SystemVerilog logic、wire、reg数据类型详解

        在Verilog中，wire和reg是最常见的两种数据类型，也是初学者非常容易混淆的概念。           SystemVerilog的一大改进是支持logic数据类型，它在多数时候可以不加区分地替代wire和reg。但如果不熟悉logic的限制随意使用，也容易遇到意想不到的错误。本文主要对比三种数据类型的区别，并总结它们的使用方法。

Verilog的wire和reg类型

在Verilog中，由于需要描述不同的硬件结构，数据类型总体分为net和variable两大类。

net类型设计用于表示导线结构，它不存储状态，只能负责传递驱动级的输出。net类型数据需要使用assign关键字连续赋值（continuous assignment）。虽然assign语句一般被综合成组合逻辑，但net本质还是导线，真正被综合成组合逻辑的是assign右边的逻辑运算表达式。常见的net类型数据包括wire、tri、wand和supply0等。

variable类型设计用于表示存储结构，它内部存储状态，并在时钟沿到来或异步信号改变等条件触发时改变内部状态。variable类型数据需要使用