Verilog中parameter、reg和wire区别

reg：寄存器类型，只能在always和initial语句中被赋值，缺省值为x，若语句描述的是时序逻辑，寄存器变量对应寄存器；若语句描述的是组合逻辑，寄存器变量对应实际连线；

操作：

reg a; //默认定义了1bit的reg类型

reg [7:0] b;//定义了8bit的reg类型

wire：线网数据类型，表示Verilog中的结构化元件间物理连线，连续赋值语句assgin左边变量必须声明为线网类型，缺省值为z；

操作：

wire a;

wire [7:0] b;

parameter：参数数据类型，其实就是个常量，通常出现在module内部，常被定义为状态机状态、数据位宽和延迟大小，参数的定义是局部的，只在当前模块有效

操作：

parameter N = 8'd5;

parameter P = 4'b0001;

   O = 4'b1000;