国产FPGA进阶技巧：用Pikachu案例解析紫光同创PDS的网表文件复用

原创于 2026-02-13 11:51:01 发布 · 166 阅读

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国产FPGA模块化设计实战：紫光同创PDS网表复用与黑匣子封装

1. 模块化设计的工程价值

在复杂FPGA系统开发中，模块化设计已成为提升开发效率的核心方法论。通过将特定功能封装为独立模块，开发者可以实现代码的高度复用，显著降低多项目并行时的维护成本。以LED控制模块为例，当多个项目都需要相同的光效控制逻辑时，传统拷贝源代码的方式会导致版本管理混乱，而模块化设计则能完美解决这一问题。

紫光同创PDS开发环境提供了三种关键机制支持模块化：

ADF网表文件：二进制格式的中间表示文件
黑匣子封装：通过syn_black_box指令实现
三工程架构：子模块工程与顶层工程的协同设计模式

实际项目中，模块化设计可带来以下收益：

知识产权保护 - 对客户交付网表文件而非源代码
编译时间优化 - 仅需重新编译修改的模块
团队协作简化 - 明确的功能接口定义

2. 三工程架构搭建指南

2.1 工程结构规划

推荐采用"2+1"工程结构：

Project_Root/
├── LED_Ctrl_Sub1/    # 子模块工程1
│   ├── src/          # RTL源代码
│   └── output/       # 生成网表文件
├── LED_Ctrl_Sub2/    # 子模块工程2
└── Top_Project/      # 顶层集成工程
    └── ip/           # 存放子模块网表

2.2 关键配置步骤

在子模块工程中需特别关注：

# 禁用IO自动插入（防止端口被优化）
set_property -name {STEPS.SYNTH_DESIGN.ARGS.MORE OPTIONS} \
    -value {-no_iobuf} -objects [get_runs synth_1]

# 生成ADF网表
write_edif -security_mode all -force ${output_dir}/led_ctrl.adf

端口声明建议采用显式约束文件：

/* LED_Ctrl_Sub1.xdc */
create_clock -period 10 [get_ports clk]

set_property PACKAGE_PIN AB12 [get_ports {led_out[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led_out[*]}]

3. ADF网表生成与黑匣子设置

3.1 网表生成流程

完成RTL功能验证后，在PDS界面选择：
```
Flow → Generate Post-Synthesis Design
```
在弹出对话框中选择输出格式为ADF
检查生成的网表文件是否包含预期端口

常见问题排查表：

现象	可能原因	解决方案
网表无端口	IO插入未禁用	检查综合选项
时序违例	子模块约束不全	补充SDC约束
资源异常	代码含全局缓冲	移除BUFG实例

3.2 黑匣子实现技巧

在顶层工程中例化时添加特殊注释：

LED_Ctrl_Sub1 u_led1 (
    .clk(sys_clk),
    .rst_n(sys_rst_n),
    .mode(led_mode),
    .led_out(led1_out)
); /* synthesis syn_black_box */

等效的XDC约束写法：

set_property BLACKBOX true [get_cells u_led1]

4. 多模块集成与调试

4.1 网表文件管理

建议采用版本化目录结构：

ip_repo/
├── v1.0/
│   ├── led_ctrl_v1.adf
│   └── led_ctrl_v1.sdc
└── v1.1/
    ├── led_ctrl_v1.adf
    └── led_ctrl_v1.sdc

PDS中添加网表的TCL命令：

add_files -norecurse ./ip_repo/v1.0/led_ctrl_v1.adf
set_property LIBRARY work [get_files ./ip_repo/v1.0/led_ctrl_v1.adf]

4.2 接口一致性检查

开发阶段建议添加断言检查：

generate if (CHECK_INTERFACE) begin
    initial begin
        #100;
        assert (u_led1.led_out_WIDTH == 8) 
            else $error("接口宽度不匹配");
    end
endgenerate

5. 高级优化技巧

5.1 时序收敛方案

对于跨模块路径，可采用：

# 设置模块间虚假路径
set_false_path -through [get_pins u_led1/clk]

# 添加跨模块约束
set_multicycle_path 2 -from [get_clocks clk_a] \
    -to [get_clocks clk_b]

5.2 资源利用优化

通过PDS特有的物理约束提升布局：

# 将相关模块锁定到特定区域
pblock constr_pblock {
    INST "u_led1" LOCATE = SLICE_X12Y100:SLICE_X15Y120;
    INST "u_led2" LOCATE = SLICE_X16Y100:SLICE_X19Y120;
}