解决ZYNQ 每次在增加了IP核后会再生成一个hw_platform_1

在 Vivado 中生成并导出硬件描述后，复制工程或工程更改有时候会在 .sdk 文件夹下产生新的 hw_platform，例如原来的是 hw_platform_0，现在又产生了一个 hw_platform_1，hw_platform_2等。（1）关闭 Xilinx SDK 的情况下，备份 sdk 文件夹中的源文件，清空整个 sdk 文件夹，重新 launch sdk，再将源文件复制到工程目录下；Xilinx employee 给出的答案，并不能更改 BSP 的 Hardware Platform。

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 ZYNQ开发系列——hw_platform包和BSP包中的一些理解前言hw_platformBSP包 前言 前面我们完成了PS输出helloworld、PS与PL交互、MIO,EMIO,AXI GPIO的控制、以及PS中断的一些功能，前面的章节不去扣细枝末节，只求快速实现功能，算是一种偷跑吧，尽管一般说来，我们只要能会用即可，因为那些代码也很简单也比较独立，只要需要这些功能的时候把相关代码复制过去就可以了。但毕竟还是比较浅表的东西，有时.

本文深入分析了Xilinx SDK开发环境中hw_platform文件夹不断重复生成的根本原因，揭示了Vivado与SDK之间的版本追踪机制以及BSP与硬件平台的硬绑定关系。针对此问题，文章提供了从源头预防的工程管理策略、最可靠的手动清理重建方法以及高效的自动化脚本解决方案，帮助开发者彻底解决这一常见困扰，提升开发效率。

ZYNQ PL工程更改后 Launch SDK 可能会产生新的 hw_platform，如 hw_platform1，最新的硬件描述文件 hdf 在 hw_platform1 里，而以前创建的工程 Hardware Specification 为 hw_platform0，无法改为 hw_platform1。 解决办法：Launch SDK 后删除 system_wrapper_hw_platform_0 和 system_wrapper_hw_platform_1 工程，删除时勾选 Delete pro

top_hw_platform_0 文件中hdf文件路径不对，需要重新设置 右键选择 change hardware platform specification

一个hw/drivers文件夹下，一个在ps7_cortexa9_0/bsp/ps7_cortexa9_0/libsrc下，一个在zynq_fsbl/zynq_fsbl_bsp/ps7_cortexa9_0/libsrc下，三个均需要替换后，编译可以通过。

本文详细介绍了在Vivado 2023.1环境下配置Zynq-7000 PS PLL为PL生成100MHz时钟的完整步骤。从工程创建、Zynq处理系统IP核配置到时钟网络连接与验证，提供了实战指南和调试技巧，帮助工程师快速掌握关键时钟配置技术，确保嵌入式系统稳定运行。

开发环境：vivado 2018.2、xilinx SDK 2018.2 程序框架： 具体步骤： 1. 打开vivado 2018.2软件 2. 点击Create Project 3. 输入工程名和工程路径 （注意：工程路径中不要有空格，否则后续SDK会无法导入硬件描述文件） 4. 选择RTL工程，下方选项不勾选。 5. 选择Verilog语言，不添加文件，...

本文详细介绍了如何在Zynq7000纯PL设计中通过Vivado 2019.2添加最小化ZYNQ核实现程序固化。文章提供了从底层逻辑解析到具体配置步骤的完整指南，包括必需模块的选择、Vitis 2019.2固化流程优化以及常见问题排查方法，帮助工程师在资源受限项目中高效完成PL设计固化。

vitis报错：platform out-of-date，编译时makefile error；

本文详细介绍了使用Vivado HLS 2023.1将C++算法转换为FPGA IP核的5步实战流程，重点讲解了AXI-Stream接口配置。通过环境准备、算法设计、接口配置、仿真验证和IP核导出等步骤，帮助开发者高效实现硬件加速，特别适合图像处理等高速数据流应用场景。

本文详细解析了在Vitis 2022.2环境下使用ZYNQ MPSOC开发时遇到的Makefile编译报错问题，提供了从错误日志解读到具体修复方案的全流程指南。重点介绍了自定义IP的Makefile配置修改方法，包括关键路径的Makefile模板和常见错误排查技巧，帮助开发者高效解决Vitis与ZYNQ平台集成中的编译问题。

本文详细解析了Zynq-7000 PL固化过程中Vivado与Vitis的关键配置问题，包括Wrapper生成、Boot Image配置等常见陷阱。通过九大检查点，帮助开发者规避工程迁移、IP核配置、Flash编程等环节的典型错误，提升FPGA开发效率。特别针对Vivado2019.2和Vitis2019.2版本中的隐藏问题进行深度剖析。

本文详细介绍了从Xilinx SDK迁移到Vitis平台的ZYNQ嵌入式开发实战指南，涵盖硬件描述文件转换、工程结构调整、GPIO中断移植等关键步骤。通过对比SDK与Vitis的差异，提供常见问题解决方案和性能优化技巧，帮助开发者高效完成工具链迁移，提升嵌入式开发效率。

1：如在zynq 平台约束报错如下。

本文详细介绍了在 Vivado 2023.2 中配置 Zynq-7000 PS PLL 的五个关键步骤，为 PL 部分生成精确的 100MHz 时钟信号。通过创建工程、配置 PLL 时钟输出、添加测试逻辑、生成硬件设计及硬件验证，帮助开发者快速掌握 Zynq SoC 的灵活时钟架构配置技巧。

本文详细介绍了基于 Zynq-7000 SoC FPGA 的软硬件协同开发 5 步流程，从开发环境准备到硬件平台创建、PL 端逻辑设计、Petalinux 系统构建，再到软硬件协同调试技巧。通过实战案例展示如何实现 C 算法硬件加速，帮助开发者高效利用 SoC FPGA 的设计灵活性，提升嵌入式系统开发效率。

本文深入解析了OpenWiFi项目在Zedboard、ZC706和ADRV9361-Z7035三款Zynq平台上的FPGA硬件设计差异，重点对比了Vivado 2021.1工程中的时钟架构、IP核配置和资源占用情况。通过详细分析各平台的特点和性能表现，为开发者提供了实用的选型建议和工程移植指南，特别适合需要定制化无线通信系统的硬件工程师参考。