设计可综合状态机指导原则

1。因为大多数FPGA内部的触发器数目相当多，又加上杜热码状态机的译码逻辑最为简单，所以在设计FPGA实现的状态机时，往往采用独热码状态机。

2。建议用case，casex，casez语句来建立状态机的模型，因为这些语句清新明了，可以方便地从当前分支转向下一个状态并设置输出。

   不要忘记写上case语句的最后一个分支default，并将状态变量设为'bx，这就等于告诉综合器：case语句已经指定了所有的状态。这样综合器就可以删除不需要的译码电路，使生成的电路简洁，并与设计要求一致。

3。如果要为电平敏感的锁存器建模，使用连续赋值语句是最简单的方法。