16.FPGA_Verilog 状态机 （二）

可乐机：两块五一瓶可乐，可投一元，五角硬币，输出为可乐和找零

流程图：

module  state(

input       wire                sclk            ,
input       wire                rst_n           ,
input       wire    [1:0]       money           ,

output      reg                 coke            ,
output      reg                 change      

);                              

reg                 [4:0]       state           ;

parameter   IDLE    =           5'b00001        ;    
parameter   ONE     =           5'b00010        ;
parameter   TWO     =           5'b00100        ;
parameter   THREE   =           5'b01000        ;
parameter   FOUR    =           5'b10000        ;   


always@(posedge sclk or negedge rst_n)                                      
if(!r