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fpga开发、Verliog、状态机设计

Quartus II 13.0 从新建工程到Verliog代码编写，最终编译生成执行文件，下载到试验班进行验证，适合新手小白。在Led.v源文件编写LED灯闪烁Verliog代码。

芯片下载程序后出现，以下错误。 can not connect to target please select connect under reset mode from target settings menu and try again if you're trying to connect to a low frequency application please select a...

第三步：创建IO引脚转换文件.ve，有supra工具通过.ve文件转化成Quartus 软件需要文件类型。第二步：在Quartus 目录下创建工程用到的文件夹。第四步：打开Quartus II 13.0工具。AGM FPGA从新建工程到编译到烧录完整过程。第一步：先创建两个文件夹。第八步：添加设计文件.v。