寄存器与计数器设计（Verilog）

第1关：基本寄存器的设计

module reg_base (D, Clock, Reset, Q);

    parameter n = 4;    //为了便于自动评测，请勿更改n的值

    //定义输入信号

    input [n-1:0] D;

    input Clock,Reset;

    //定义输出信号

    output reg [n-1:0] Q;

    always @(posedge Reset or posedge Clock)//请在括号中补充敏感信号列表

    begin

        if(Reset)

            Q<={n{1'b0}};

        else

            Q<=D;

    end

           

endmodule