基于紫光同创（Pango）MES1KG-LPG100开发板的FPGA的基础入门开发教程

1.前期软件下载准备：

①紫光同创的 FPGA 不是用 Vivado/Quartus，而是用：

✅ Pango Design Suite（PDS）

PDS软件需要去紫光同创官网创建账号后才能下载，还需要申请License文件才能使用。比较麻烦，而我使用的这块开发板其实是生态合作厂商小眼睛FPGA做的板子，故可以去小眼睛FPGA的微信公众号联系工作人员，告诉他你的用途后，他会给你发PDS软件包和License文件，里面有pdf文档会一步步教你License文件怎么使用，同时可以去小眼睛FPGA的官网逻辑矩阵技术社区下载该开发板的例程demo以及开发板硬件开发说明书。

②仿真软件Modelsim

这个软件的下载大家可以csdn搜一下其它博主的下载教程，这里就不细说了。

③代码编辑软件Notepad++

这个软件的下载就更简单了，也不细说了。

2.Verilog基础语法介绍：

①module（模块）：

Verilog 的基本单位，相当于“电路模块”。

②wire/reg（信号类型）：

wire（连线）:表示“物理导线”，用于组合逻辑连接。

特点：

• 不能在 always 中赋值

• 必须由 assign 或模块驱动

reg（寄存器变量）：表示“可以保存值的变量”（不一定真的综合成寄存器）

特点：

• 在 always 或 initial 中赋值

• 可表示时序逻辑或组合逻辑

③assign（连续赋值）：用于组合逻辑。

等价于：

• 一个一直存在的电路

• 输入变化 → 输出立刻变化

④always块（行为描述）：描述“电路行为”，可以写组合逻辑或时序逻辑。

1️⃣ 组合逻辑 always：

• @(*) 表示输入变化就触发

• 用 阻塞赋值 (=)

2️⃣ 时序逻辑 always：

• 时钟触发

• 用 非阻塞赋值 (<=)

⑤阻塞赋值（=）/非阻塞赋值（<=）:

⑥时钟触发（时序逻辑）：

always @(posedge clk)      表示：👉 在时钟上升沿触发。（negedge为下降沿）

⑦case语句：

类似 switch，用于多分支逻辑。例：

always @(*) begin
     case(sel)
        2'b00: y = a;
        2'b01: y = b;
        2'b10: y = c;
        default: y = 0;
     endcase
end

👉 用途：

• 多路选择器（MUX）

• 状态机判断

⚠️ 注意：

• 一定要写 default

• 避免综合出锁存器（latch）

⑧状态机（FSM）：

1️⃣ 基本结构（三段式）：① 状态定义 ② 状态寄存器（时序逻辑）③ 状态转移（组合逻辑）

2️⃣ 两种FSM类型

💡 黄金法则总结表：

3.点亮你的第一颗FPGA的LED：

首先打开PDS软件创建一个新工程，然后点击Next

给工程创建一个名字和选择工程的存放位置，然后点击Next

后面几页的配置不用管，保持默认点击Next即可，直到这一步选择你的芯片型号和综合工具，然后点击Next，最后点击Finish，工程即创建完成

接下来我们需要将我们的代码编辑软件换成notepad++，

然后我们就可以开始创建我们的源代码了，

接下来按下图所示操作，文件名和工程名保持一致即可，然后一直点击OK即可

然后notepad++就会自动打开如下图所示

接下来我们编写verilog代码，如下所示，然后点击保存，

然后我们返回PDS软件，右键左下角编译（compile）点击run，出现绿色√即为编译成功

接下来我们继续右键design，点击Add sources，这次创建一个simulation文件

如下图所示创建仿真文件，然后一直点击OK就会打开notepad++

然后编写仿真代码，点击保存后返回PDS。

附：大家可能会想为什么源代码和仿真代码的输入输出类型的反的，你这样想哈，源代码是我们通过外部输入让FPGA来控制输出，而仿真文件我们要做的是控制输入来看我们的输出正不正确，这逻辑不正是反过来的嘛。

接下来我们还不能直接仿真，我们得先把我们的仿真路径设置为我们的Modelsim，如下图所示操作即可。

接下来就可以开始仿真了，

然后开始仿真，modelsim软件就会自动打开开始运行了，

上图介绍了一些modelsim软件的简单用法，

下图时钟信号每10ns翻转一次，复位信号无效后拉高led电平，仿真波形图没有问题。

接下来我们进行硬件约束，也就是管脚绑定，如下图所示点击工具选择第一个，点击pre synthesize uce，

然后会出现下面的界面，按照下图进行操作

然后继续按下图进行操作，最后点击okok即可，这样时钟就配置好了。

接下来进行管脚映射，

管脚确定好后，点击保存，如下图所示

经历完上述最重要的三步（源文件编写，仿真文件编写，硬件管脚约束）后，我们就可以进行最后的验证的环节了

接下来给大家介绍一下框里这些步骤的作用：

① Compile（编译）

• 解析 Verilog / VHDL 代码

• 语法检查（语法错误、未定义信号等）

• 建立设计层次结构

② Synthesize（综合）

把你的 RTL 代码变成逻辑门级电路

③ Device Map（器件映射）

把“抽象逻辑门”映射到 FPGA 的实际资源

④ Place & Route（布局布线）

把“逻辑电路图”变成“物理电路”

🔹 Place（布局）

• 每个逻辑块放在 FPGA 的哪个位置

🔹 Route（布线）

• 信号如何在芯片内部走线连接

⑤.1 Report Timing（时序分析）必选

检查电路是否满足时序约束（Timing Constraint）

⑤.2 Report Power（功耗分析）可选

估算 FPGA 功耗

⑤.3 Generate Netlist（生成网表）可选

导出最终网表文件

⑥Generate Bitstream（生成比特流）⭐最终步骤

生成 FPGA 可下载文件

接下来即可进行最后一步将比特流文件下载进FPGA板子中，这一步记得给板子上电，否则扫描不到板子

接着进行比特流文件的选择，

最后按下图所示操作即可将比特流文件下载进板子，

最后进行现象的观察，可见下图蓝色框中的led已被点亮

自此，你就已经点亮的你的FPGA的第一颗led，同时也熟悉了FPGA的开发流程，接下来就可以自行进行更高级的开发了！