Axi协议和verilog实现2-AXI接口

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已于 2023-10-15 15:13:46 修改 · 2.6k 阅读

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#硬件架构

于 2022-12-08 19:14:11 首次发布

本文详细介绍AXI接口的五个通道及其信号，包括B通道、AW通道、W通道、AR通道和R通道。通过列举各通道的具体信号及作用，帮助读者深入理解AXI接口的工作原理。

本节熟悉axi的接口和通道信号。

Axi有五个通道，每一个通道有不同的信号。读写分离，这是axi带宽高于ahb的根本原因。

图1描述了5个通道的信号流向，下面的完整的列出了axi每个通道的各个信号。

建议大家首先熟悉需要实现的信号，之后再了解其他复杂信号。

图 1

下面的表格详细说明了每个通道里面包含了哪些具体信号。如果这个信号需要在最后的RTL里面实现我会打上实现两个字，这些信号需要完整了解，不然代码会有难度。下表中红色的信号表示AXI3独有，蓝色的信号表示AXI4独有。

B 通道信号列表
信号名	来源	描述
BID[X:0] （实现）	slave	slave返回的写transaction的ID号
BRESP[1:0]	slave	从机响应类型 00 OKAY 正常访问成功。表示正常访问成功。还可以指示独占访问失败。 01 EXOKAY 独占访问。指示独占访问的读或写部分已经成功。 10 SLVERR slave的错误。 11 DECERR 解码错误。
BUSER[X:0]	slave	用户自定义信号
BVALID （实现）	slave	B通道valid信号
BREADY （实现）	master	B通道ready信号

AW 通道信号列表
信号名	来源	描述
AWID[X:0] （实现）	master	写transaction的ID号
AWADDR[31:0] （实现）	master	写地址
AWLEN[3:0]/ AWLEN[7:0] （实现）	master	每次BURST或者一次transcation中传输的transfer次数，范围限制1~16（AXI3）（AXI4为1~256）。每次传输的突发长度为AxLEN[3:0] + 1（AXI4为 AxLEN[7:0] + 1） Burst传输有下面的规定：对于wrap突发传输，突发长度仅能是2,4,8或16。 burst不能跨4KB边界。所有的组件都不能提前终止一次突发传输。然而，主机可以通过STROBE来使非所有的写字节来减少写传输的数量。读burst中，主机可以忽略