回答你的问题

问题：

使内部电路的输出延时的最小值和外部逻辑电路延时之和大于hold时间"=>output_delay_min + Delay > hold
output_delay_min + 0.3 > 0.5 ?
为什么会有负的值？

回答：

确实如你所说，output_delay_min 应该是0.5-0.3 = 0.2

但是，DC不是这样认定的，DC认定的output_delay_min的计算公式是 0.3 - 0.5 = -0.2

原因是DC在做时序约束的时候会有一个data required time，这个data required time是用clock uncertainty + output external delay来确定的，而output external delay = - output_delay_min

如果你把output_delay_min取成+ 0.2 ，data required time就会出问题