NVDLA CMOD 与 NVDLA RTL

NVDLA CMOD（C/TLM Model）是事务级的软件功能模型，用于快速功能验证；NVDLA Verilog RTL是寄存器传输级的硬件电路描述，用于芯片综合与时序精确仿真。 两者是NVDLA在不同设计阶段、不同抽象层级的模型，核心区别如下：

一、基本定义与本质

• NVDLA CMOD (Chronological Model / TLM Model)
  • 本质：用 SystemC/C++ 编写的事务级模型（TLM），是NVDLA的软件功能模拟器。
  • 核心：只关注**“做什么”**（What），模拟算法与功能结果，不关心硬件电路的具体实现细节（如时钟、寄存器、连线）。
• NVDLA Verilog RTL
  • 本质：用 Verilog HDL 编写的寄存器传输级（RTL） 代码，是NVDLA的硬件电路设计蓝图。
  • 核心：精确描述**“怎么做”**（How），定义每一个寄存器、组合逻辑、时序、连线、接口与时序行为，可直接综合为真实芯片电路。

二、核心区别对比

三、详细功能与应用场景

1. NVDLA CMOD

• 功能
  • 实现NVDLA的完整功能（卷积、池化、激活、BN等）。
  • 接收驱动/测试用例的配置，输出计算结果。
  • 与RISC-V等CPU模型集成，进行SoC级系统仿真。
• 优势
  • 开发效率高：修改快、编译快、仿真快。
  • 软件先行：在硬件RTL完成前，即可开发、调试驱动与应用程序。
  • 架构探索：快速验证新算法、新架构，无需改动硬件。
• 局限
  • 无时序信息：无法得知运算需要多少时钟周期。
  • 无硬件细节：不能用于综合、FPGA、芯片流片。

2. NVDLA Verilog RTL

• 功能
  • 精确描述NVDLA的硬件微架构：MAC阵列、缓存、流水线、控制逻辑、AXI/CSB接口。
  • 可被综合工具（Design Compiler等） 转换为门级网表。
  • 支持时序分析、功耗分析、形式验证、FPGA原型验证。
• 优势
  • 硬件等价：仿真结果与真实芯片100%时序一致。
  • 可制造：是芯片从设计到流片的唯一合法输入。
• 局限
  • 开发周期长：代码复杂、仿真慢、迭代成本高。
  • 硬件依赖：必须依赖EDA工具（VCS、Verilator、Vivado）。

四、总结

• CMOD 是**“功能模型”：快、灵活、软件友好，用于前期功能验证与软件开发**。
• RTL 是**“硬件设计”：精确、可综合、时序准确，用于最终芯片实现**。

在NVDLA项目中，两者互补使用：先用CMOD快速验证功能与驱动，再用RTL确保硬件时序与实现正确性。