基4 vs 基2 Booth乘法器实测对比：用Verilog跑分告诉你为什么现代芯片都用Radix-4

基4 Booth乘法器深度解析：从Verilog实现到芯片级优化

在数字信号处理和计算机体系结构中，乘法器作为基本运算单元，其性能直接影响整个系统的效率。本文将深入探讨基4 Booth乘法器的设计原理、Verilog实现细节，并通过实测数据对比分析其在FPGA和ASIC应用中的优势。

1. Booth乘法器演进与基4算法原理

传统乘法器采用简单的移位相加方法，对于N位操作数需要生成N个部分积，导致硬件资源消耗大且延迟高。Booth算法通过编码技术有效减少了部分积数量，而基4 Booth（Radix-4 Booth Encoding）在此基础上进一步优化。

基4 Booth核心思想：将乘数每3位为一组进行重叠编码，每组产生一个部分积。对于N位乘法，只需要生成N/2个部分积，比基2算法减少一半。编码规则如下表所示：

编码时需注意：

1. 在乘数最低位右侧补一个辅助位0
2. 符号位需要适当扩展
3. 每次操作后需要移位2位（基4特性）

2. Verilog实现与关键设计技巧

以下是一个参数化设计的基4 Booth乘法器Verilog实现，支持可配置的位宽：

module booth4_mul #(
  parameter WIDTH_M = 8,  // 被乘数位宽
  parameter WIDTH_R = 8   // 乘数位宽
)(
  input clk,
  input rstn,
  input vld_in,
  input [WIDTH_M-1:0] multiplicand,
  input [WIDTH_R-1:0] multiplier,
  output [WIDTH_M+WIDTH_R-1:0] mul_out,
  output reg done
);

  // 状态机定义
  parameter IDLE =