一般地,公司开发规范里面都会定义verilog的.v编辑时候的开始是4个空格。那么ue64位应该这样设置:
高级–设置–编辑器–自动换行/制表符设置–然后勾选“用空格代替制表符”,制表站值 "4",缩进空格 "4";如下图所示:

本文详细介绍了在UE64位环境下如何正确设置Verilog代码编辑规范,重点讲解了使用空格替代制表符的方法,以及如何将制表站值和缩进空格设置为4,确保代码风格的一致性和可读性。
一般地,公司开发规范里面都会定义verilog的.v编辑时候的开始是4个空格。那么ue64位应该这样设置:
高级–设置–编辑器–自动换行/制表符设置–然后勾选“用空格代替制表符”,制表站值 "4",缩进空格 "4";如下图所示:

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