基于VHDL与Quartus的交通灯控制器设计与实验箱验证

1. 项目概述与设计思路

交通灯控制器是数字逻辑设计的经典案例，特别适合用VHDL在Quartus平台上实现。这个项目不仅涵盖了状态机设计、分频器实现、数码管显示等核心知识点，还能通过实验箱进行真实的硬件验证，让你从代码编写到硬件部署走完完整流程。

我在实际教学中发现，很多初学者刚开始接触FPGA开发时，往往卡在理论到实践的转换环节。这个交通灯控制器项目正好填补了这个空白——它既有清晰的逻辑状态转换，又有直观的硬件输出效果。当你看到自己编写的代码真正控制着红绿灯的亮灭和倒计时显示时，那种成就感是仿真软件无法比拟的。

整个设计需要实现的核心功能包括：东西南北方向的红黄绿灯状态控制、两个方向的倒计时显示、特殊状态切换和系统复位。状态转换遵循标准的交通灯循环：东西绿灯亮时南北红灯亮，接着东西黄灯亮南北红灯亮，然后切换为东西红灯亮南北绿灯亮，最后是东西红灯亮南北黄灯亮，如此循环往复。倒计时显示需要支持时间预置，典型设置是红灯35秒、绿灯32秒、黄灯3秒。

2. 开发环境搭建与工程创建

首先需要安装Quartus Prime开发环境。我推荐使用18.1版本，这个版本稳定性和兼容性都经过验证，对大多数实验箱的支持都很好。安装完成后，第一步就是创建新工程。

打开Quartus后选择File > New Project Wizard，跟着向导一步步操作。工程目录最好不要包含中文或特殊字符，我习惯在D盘创建专门的FPGA_Projects文件夹来管理所有项目。器件选择要根据你的实验箱型号来确定，常见的Cyclone IV EP4CE6E22C8或Cyclone V 5CEBA4F23C7都是教学常用的芯片。

工程创建完成后，需要添加VHDL文件。右键点击Files标签页下的设备名称，选择New > VHDL File。我建议为每个模块创建单独的文件，这样结构清晰，后期调试也方便。主要需要创建三个文件：分频模块(CLOCK.vhd)、控制模块(RGY.vhd)和显示模块(HEX.vhd)，最后再创建一个顶层文件(Traffic_Light_Control.vhd)来实例化这些模块。

在开始编码前，最好先设置好编译选项。进入Assignments > Settings，在Compiler Settings中确保选择正确的编译模式，我一般使用Fast Compile来加快编译速度，但在最终下载前会改用Full Compile确保优化效果。

3. 分频模块设计与实现

分频模块是整个系统的基础，负责将实验箱提供的50MHz高频时钟转换为1Hz的低频时钟，这样才能让交通灯以秒为单位进行状态切换。在实际项目中，时钟处理往往是第一个需要解决的难题。

先来看核心代码结构。分频器本质上是一个计数器，当计数达到一定值时输出时钟翻转。对于50MHz到1Hz的分频，需要计数50,000,000次，但实际实现时我们通常计数25,000,000次然后翻转，这样两个半周期合起来就是一个完整的1秒周期。

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;

ENTITY CLOCK IS
GENERIC(D : INTEGER := 50000000);
PORT(
    CLK : IN STD_LOGIC;
    DAV : OUT STD_LOGIC
);
END CLOCK;

ARCHITECTURE behave OF CLOCK IS
SIGNAL count : INTEGER RANGE 0 TO D/2;
SIGNAL clk_temp : STD_LOGIC;
BEGIN
    PROCESS(CLK)
    BEGIN
        IF rising_edge(CLK) THEN
            IF count < D/2-1 THEN
                count <= count + 1;
            ELSE
                count