FPGA纯verilog实现IRIG-B码授时模块（美标与国军标双版本解析）

1. IRIG-B码授时基础与FPGA实现优势

IRIG-B码作为国际通用的时间同步标准，在军工、电力、通信等领域有着广泛应用。最近我在项目中实际调试了B码授时模块，发现用FPGA纯Verilog实现确实是个既考验技术又充满乐趣的挑战。与常见的单片机方案相比，FPGA实现有着明显的优势：首先是并行处理能力，可以实时处理B码的多个码元；其次是时序精确性，FPGA的硬件并行特性确保了解码过程的时间确定性；最后是灵活性，一套代码稍作修改就能支持不同的B码标准。

B码的基本帧结构是每秒一帧，每帧包含100个码元，每个码元宽度10ms。这其中包含三种类型的码元：2ms脉宽表示逻辑"0"，5ms脉宽表示逻辑"1"，8ms脉宽则是位置标识符。在实际调试中，我发现最关键的是准确识别这些脉宽，而FPGA的高时钟频率（通常100MHz以上）为精确测量提供了可能。

我采用的方案是用100MHz时钟对输入信号采样，这样每个码元周期内就有1000个采样点。通过计数器测量高电平持续时间，就能准确区分三种码元类型。这种方法的精度可以达到10ns级别，完全满足B码授时的要求。

2. 美标与国军标的关键差异解析

在实际项目中，我遇到了一个关键问题：美标IRIG-B和国军标GJB2991A在年份编码上的差异。这个差异看似微小，但如果处理不当，会导致年份解析完全错误。

美标B码的年份个位和十位分布在不同的码元位置。具体来说，个位在第50-53码元（BCD编码），十位在第54-57码元。这种分布相对直观，解码时只需要按位置提取即可。

国军标B码则采用了完全不同的机制——年份个位和十位共享相同的码元位置（第50-53码元），通过P43指示位来区分当前传输的是个位还是十位。P43位在第44码元位置，当P43为逻辑"1"时，表示当前传输的是年份十位；当P43为逻辑"0"时，表示传输的是年份个位。

这种设计差异带来的挑战是：解码时需要先检测P43位的状态，然后才能正确解析年份信息。我在实现时采用了状态机的方