spi_master.v

clk_cnt与clk_div主要用来产生DCLK的周期
clk_edge_cnt用于DCLK的翻转

CPOL=0,表示当SCLK=0时处于空闲态,所以有效状态就是SCLK处于高电平时;
CPOL=1,表示当SCLK=1时处于空闲态,所以有效状态就是SCLK处于低电平时;
CPHA=0,表示数据采样是第一个边沿,数据发送在第二个边沿;
CPHA=1,表示数据采样是第二个边沿,数据发送在第一个边沿。
本文详细解析SPI时钟控制寄存器clk_cnt和clk_div的作用,探讨CPOL和CPHA配置对DCLK周期和边缘检测的影响。通过仿真波形展示时钟翻转与clk_edge_cnt计数的关系,适用于理解SPI通信协议的时序逻辑。
spi_master.v

clk_cnt与clk_div主要用来产生DCLK的周期
clk_edge_cnt用于DCLK的翻转

CPOL=0,表示当SCLK=0时处于空闲态,所以有效状态就是SCLK处于高电平时;
CPOL=1,表示当SCLK=1时处于空闲态,所以有效状态就是SCLK处于低电平时;
CPHA=0,表示数据采样是第一个边沿,数据发送在第二个边沿;
CPHA=1,表示数据采样是第二个边沿,数据发送在第一个边沿。
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