【Verilog基础】阻塞赋值与非阻塞赋值

原创 已于 2023-02-16 00:39:13 修改 · 947 阅读 · 2
于 2022-11-29 00:38:41 首次发布
本文详细介绍了Verilog编程中的阻塞赋值和非阻塞赋值，强调了编写RTL代码时的规范，如时序逻辑使用非阻塞赋值，组合逻辑使用阻塞赋值，并指出在同一个always块中应避免混合使用两种赋值方式。同时，文章解释了阻塞赋值的即时更新特点和非阻塞赋值的延迟更新特性，及其在电路综合中的表现。

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文章目录

一、编写 RTL 代码时推荐的一些规范

  • 1、时序逻辑—》非阻塞赋值<=
  • 2、用 always 块来编写组合逻辑—》阻塞赋值=
  • 3、同一个 always 块中不要既要用非阻塞赋值又用阻塞赋值
  • 4、在 同一个 always块中建立时序和组合逻辑电路时，用非阻塞赋值<=
  • 5、锁存器—》非阻塞赋值<=
  • 6、 一个 always 块只对一个变量进行赋值
    • 严禁在多个 always 块中对同一个变量赋值！！！（always 块是并行的，执行的顺序是随机的， 综合时会报多驱动的错误）
      • a &l

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Verilog基础语法（11）之阻塞与非阻塞赋值
m0_51965113的博客
05-09 2398
阻塞赋值在一个always块中，后面的语句会受到前语句的影响，具体来说，在同一个always中，一条阻塞赋值语句如果没有执行结束，那么该语句后面的语句就不能被执行，即被“阻塞”。在一个过程块内多个阻塞赋值语句是顺序执行的。一条非阻塞赋值语句的执行是不会阻塞下一条语句的执行，也就是说在本条非阻塞赋值语句执行完毕前，下一条语句也可开始执行。非阻塞赋值语句在过程块结束时才完成赋值操作。在一个过程块内的多个非阻塞赋值语句是并行执行的。在Verilog HDL语言中，信号有两种赋值方式，即阻塞赋值和非阻塞赋值。
FPGA学习：理解阻塞赋值与非阻塞赋值
01-15 1739
一、初步理解阻塞赋值与非阻塞赋值 在Verilog HDL语言中，信号有两种赋值方式： (1).非阻塞(Non_Blocking)赋值方式( 如 b <= a; ) 块结束后才完成赋值操作。 b的值并不是立刻就改变的。 这是一种比较常用的赋值方法。（特别在编写可综合模块时） (2).阻塞(Blocking)赋值方式( 如 b = a; ) 赋值语句执行完后,块才结束。 b的值在...
【Verilog基础】阻塞赋值与非阻塞赋值原理及分析
悟已往之不谏 知来者之可追
03-21 997
【Verilog基础】阻塞赋值与非阻塞赋值原理及分析
5.FPGA_Verilog 语法基础之阻塞赋值和非阻塞赋值
maple_leaf_2的博客
08-02 614
阻塞赋值 : “=” 可用于时序逻辑和组合逻辑，组合逻辑必须使用组合逻辑赋值 非阻塞赋值 : “&lt;=”只能使用在时序逻辑中 在时序逻辑中，使用阻塞赋值和非阻塞赋值差了一个时钟周期 在时序逻辑中，通常使用非阻塞赋值，在一个变量赋值时，不能同时出现两种赋值方式 程序_仿真举例 ： 程序为用一个计数器来控制，四个led中产生一个高电平的移位 1.阻塞 module ...
Verilog语法之阻塞赋值和非阻塞赋值
yijiancmy的博客
02-07 5936
本文转自知乎罗成的文章Verilog语法之六：阻塞赋值与非阻塞赋值 总的文章小白如何快速入门Verilog 本文首发于微信公众号“花蚂蚁”，想要学习FPGA及Verilog的同学可以关注一下。 一、初步理解阻塞赋值与非阻塞赋值 在Verilog HDL语言中，信号有两种赋值方式： (1).非阻塞(Non_Blocking)赋值方式( 如 b <= a; ) 块结束后才完成赋值操作。 b的值并...
verilog中的阻塞和非阻塞赋值
weixin_45545092的博客
10-16 6514
verilog阻塞和非阻塞赋值语句
Verilog基础语法——阻塞赋值与非阻塞赋值、组合逻辑与时序逻辑
qq_42224089的博客
05-20 4204
本文介绍了阻塞赋值与非阻塞赋值、组合逻辑与时序逻辑的基本概念和用法，以及两两组合得到4种不同的电路描述风格。
Verilog基础：在testbench中使用阻塞赋值和非阻塞赋值的区别
博客是兴趣使然，大家互相学习
03-26 4330
本文探讨了Verilog testbench中时钟信号与数据信号赋值的正确方法。通过四个不同赋值方式的案例对比，指出时钟信号应使用阻塞赋值(=)，数据信号应使用非阻塞赋值(<=)的原则。文章详细分析了各种组合赋值方式下的波形差异，特别是当时钟和数据信号同时采用非阻塞或阻塞赋值时，会导致数据采样点错位的现象。通过Modelsim波形仿真展示了不同赋值方式对D触发器行为的影响，最终验证了正确的编码方式应确保时钟沿采样的是数据信号的旧值，从而准确模拟真实硬件行为。
【Verilog 基础】阻塞赋值和非阻塞赋值的区别
记录学习历程
03-20 5198
目录 阻塞赋值 非阻塞赋值 实际工程仿真 阻塞赋值仿真 编写Verilog代码 编写测试文件代码 综合看RTL图 进行实际仿真 非阻塞赋值仿真 编写Verilog代码 编写测试文件代码 综合看RTL图 实际仿真图 总结 阻塞赋值 阻塞赋值的赋值号用 “=” 表示，对应的电路结构往往于触发闫妮没有关系，只与输入电平的变化有关系。它的操作可以认为是只有一个步骤的操作，即计算赋值号右边的语句并更新赋值号左边的语句，此时不允许有来自任何其他Verilog语句的干扰，直到现行的
Verilog基础：避免混合使用阻塞和非阻塞赋值
博客是兴趣使然，大家互相学习
10-19 2519
Verilog设计中应避免在同一个always块中混用阻塞和非阻塞赋值。虽然这种写法在某些情况下能正常工作，但会带来仿真行为与硬件不一致、代码可读性差、调试困难等问题。规范做法是将组合逻辑和时序逻辑分开描述：组合逻辑使用assign或单独的always块实现阻塞赋值，时序逻辑使用非阻塞赋值。这种分离式写法能更清晰地映射实际电路结构，减少仿真歧义，提高代码可维护性，是大型工程中的推荐编码风格。
Verilog基础：时序调度中的竞争（二）（创建分频时钟时，使用阻塞赋值）
博客是兴趣使然，大家互相学习
11-27 2413
本文探讨了Verilog HDL中时序调度竞争的问题。通过一个分频时钟的实例分析，展示了当两个时钟上升沿重合时，由于非阻塞赋值的执行顺序不确定性导致的竞争现象。具体表现为在25ns时刻，两个寄存器输出b和c同时被拉低。文章指出，通过将分频时钟生成逻辑中的非阻塞赋值改为阻塞赋值，可以确保时序正确性，避免竞争问题。最后提供了修改前后的波形对比，验证了解决方案的有效性。该案例揭示了Verilog仿真中时序控制的关键细节，为正确处理时钟生成和寄存器赋值提供了实践指导。
Verilog语言入门
LOONG
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基础 #号后面加延迟时间，单位为一个单位时间 b 表示二进制、d 表示十进制、o 表示八进制、h 表示十六进制 十进制可以表示 0-9，其他三种除了原有的表示外新增了 X->逻辑不定态，Z->高阻态 Verilog 数值集合由：0 代表逻辑 0 或假状态，1 代表逻辑 1 或真状态，X 代表逻辑不定态，Z 代表高阻态 表示格式：<位宽>’<基数><数值&...
Verilog基础：时序调度中的竞争（四）（描述时序逻辑时使用非阻塞赋值）
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09-27 2217
作为一个硬件描述语言，Verilog HDL常常需要使用语句描述并行执行的电路，但其实在仿真器的底层，这些并行执行的语句是有先后顺序的，然而Verilog标准并没有将这些事件调度的顺序定死，而是给予了仿真器厂商一定的自由去实现自己的产品，这就导致了设计者如果不遵循一定的编程习惯，会导致意想不到的仿真结果，下面是一些相关的规则。
FPGA Verilog 入门语法指南
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Verilog HDL入门语法速查指南 本文提供Verilog硬件描述语言的快速入门参考，对比C语言与Verilog的异同点，详细讲解Verilog核心语法要素。主要内容包括： 语法结构对比 与C语言相似的if-else、case等控制结构 特有的module/endmodule模块封装语法 阻塞(=)与非阻塞(<=)赋值的区别 关键语法要素 端口声明(input/output/inout) wire/reg数据类型特点 时序逻辑always块与组合逻辑assign语句 位拼接({})等硬件特有运算符
基础阶段 | Verilog基础(二)
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
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连续赋值语句。LHS（left hand side） 指赋值操作的左侧，RHS（right hand side）指赋值操作的右侧。LHS_target 必须是一个标量或者线型向量，而不能是寄存器类型。RHS_expression 的类型没有要求，可以是标量或线型或存器向量，也可以是函数调用。只要（值的变化）时，RHS_expression 就会立刻重新计算，同时赋值给 LHS_target。Verilog 还提供了另一种对 wire 型赋值的简单方法，。
【FPGA】——Verilog语法
朱坚强的博客
07-22 1029
简介 （一）概述 Verilog是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，可表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 数字电路设计者利用这种语言，可以从顶层到底层逐层描述自己的设计思想，用一系列的模块来表示及其复杂的数字系统。然后利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电...
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想要很详细的理解Verilog语言基础，建议先下载Robei软件，这样可以很形象化的把语句理解透彻。 1 Verilog 基础 1.1. 数据 （1）电路四种状态 Verilog 用 4 个值来实现电平描述：0，1，Z 和 X。 （2）数值表示方法：位数+’+进制+值。 （3）数据类型 硬件的数据类型描述以驱动的方式来分类，常用的有两种：reg 和 wire。 1.2. 运算符 （1）逻辑运算符 （2）算术运算符 （3）比较运算符 1.3. 结构声明 由于 Robei 的存在，以下部分代码可以不
【FPGA基础篇】Verilog语法基础
fpga_gcs的博客
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在FPGA设计里面，对于设计的方式一般有原理图设计方式和硬件描述语言编写等方式；刚开始许多工程师喜欢使用原理图设计，这种输入方式可以直观的看到电路结构并且快速理解，随着电路设计规模不断增加，逻辑电路设计也越来越复杂；原理图输入已经无法满足实际项目需求；这时Verilog就取代了原理图输入。目前，Verilog已经在FPGA开发/IC设计领域占据绝对的领导地位。
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