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评估电阻性缺陷对基于FinFET的SRAM的影响
1. 研究背景与目标
传统上，对有缺陷的SRAM单元故障行为的表征是基于SPICE电气仿真的成熟方法进行的。许多研究聚焦于评估特定缺陷开始引发故障时的电阻，即临界电阻，它是无故障和有故障行为的阈值。以往的研究多采用平面CMOS技术，对于FinFET存储器中电阻性缺陷的研究较少。目前14nm FinFET器件已投入生产，有必要研究更小节点的FinFET SRAM受电阻性缺陷的影响。
本研究旨在探究基于FinFET的SRAM单元受电阻性缺陷影响的行为，确定制造缺陷（特别是电阻开路和电阻桥接缺陷）如何影响FinFET SRAM单元的行为。通过HSPICE软件进行电气仿真，采用20nm、16nm、14nm、10nm和7nm体FinFET的预测技术模型（PTM），分析不同大小的电阻性缺陷注入内存位单元引发的静态和动态故障。
2. 相关背景知识
2.1 FinFET特性
FinFET晶体管是准平面、多栅器件，由垂直的硅岛（鳍）组成，金属环绕栅极并置于氧化物之上。根据制造方式可分为SOI FinFET（鳍建在掩埋氧化物上并与衬底隔离）和体FinFET（鳍通过氧化物层直接连接到衬底，侧面形成浅沟槽隔离）；根据栅极配置可分为短栅（SG）FinFET（三个栅极侧面物理短路形成单个端子，导通电流大、关断电流小）和独立栅（IG）FinFET（栅极顶部蚀刻形成两个独立栅极端子，可分别施加不同信号，但需要两个单独的栅极接触，有一定面积代价）。
FinFET晶体管的基本设计参数包括鳍的高度（$H_{FIN}$）、厚度（$T_{FIN}$）和沟道长度（$L_g$），其他参数如栅极氧化物厚度（$T
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