【FPGA教程案例77】通信案例3——数据组帧，帧同步、拆帧

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目录

1.软件版本

2.组帧，帧同步、拆帧基本原理

2.1组帧

2.2帧同步

2.3拆帧

3.verilog程序编写

3.1组帧verilog程序

3.2帧同步verilog程序和拆帧程序

4.FPGA仿真

1.软件版本

vivado2019.2

2.组帧，帧同步、拆帧基本原理

        在FPGA通信过程中，经常需要将数据组成预先制定个帧格式，即通信协议，然后再进行数据发送，同时在接收端，为了避免数据丢失，需要在帧数据之前加入导频序列，用于接收端的帧同步。在本课程中，我们通过一个简单的案例，初步学习下数据组帧，帧同步，拆帧等过程。

        这里，帧我们采用如下的格式作为案例进行介绍：

       这个数据帧，包含16bit的导频序列和128bit的数据序列（在实际中，可以根据项目需要，设置不同长度的导频序列和数据序列） 

2.1组帧

       对于组帧环节，我们主要通过定义一个计数器来实现，比如上述帧结构，我们定义一个计数范围1到N的计数器