【FPGA教程案例57】深度学习案例4——基于FPGA的CNN卷积神经网络之卷积层verilog实现

原创 已于 2023-04-06 17:05:52 修改 · 3.9k 阅读 · 15
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#fpga开发 #深度学习 #cnn #FPGA教程 #卷积层verilog实现
于 2022-08-23 22:55:21 首次发布
本教程详细介绍了基于FPGA的卷积神经网络（CNN）卷积层的Verilog实现。内容涵盖软件版本、卷积层理论、Verilog代码编写及FPGA仿真过程。通过权值共享的卷积运算，将9个像素值转换为1个数值，并展示了仿真结果验证了正确性。

FPGA教程目录

MATLAB教程目录

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目录

1.软件版本

2.卷积层理论介绍

3.卷积层的verilog实现 

4.FPGA仿真

1.软件版本

vivado2019.2

2.卷积层理论介绍

      卷积神经网路中每层卷积层由若干卷积单元组成，每个卷积单元的参数都是通过反向传播算法优   化得到的。卷积运算的目的是提取输入的不同特征，第一层卷积层可能只能提取一些低级的特征如边缘、线条和角等层级，更多层的网络能从低级特征中迭代提取更复杂的特征。

       在课程54.深度学习案例1——基于FPGA的CNN卷积神经网络之理论分析和FPGA模块划分，我们对CNN的基本原理有了初步认识。

在上一个课程，我们完成了CNN的Relu激活层、pool池化层的FPGA实现，如下图所示：

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MNIST 数据库有一个 60,000 示例的训练集，还有一个 10,000 示例的测试集。这些数字已在大小方面规范化，在固定大小的图像中居中。如下图所示：我们任意选择0~9是个数字，将其转化为数字：0_0.txt1_0.txt2_0.txt3_0.txt4_0.txt5_0.txt6_0.txt7_0.txt8_0.txt9_0.txt。
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最后，我们将所有的模块整合到一个完整的CNN中。全连接层是神经网络的最后一层，它将前面的所有输出连接到一个或多个神经元，用于分类或其他任务。在这里，我们将实现一个简单的全连接层，它只有一个输出神经元，用于二分类。简单来说，CNN是一种特殊的神经网络结构，它特别适合处理具有网格结构的数据，如图像。与传统的编程语言不同，Verilog描述的是硬件的结构和行为，而不是按顺序执行的指令序列。需要注意的是，这只是一个简化的例子，真实的CNN可能会更加复杂。：为了简洁和清晰，本文中的代码可能不是最优的或最完整的实现。
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从上仿真波形图可以看出，在写入地址wr_addr=6时，输入数据data_in=72，对应的window_in[0]=72，所以此时在BRAM[0]的地址为6处存入数据72。当系统执行至读出地址rd_addr=6时，读出数据72，即window_out[0]=72，但是在上述波形图中对应的rd_addr=7，这是因为BRAM的读操作使用了输出寄存器，读操作输出需要一个额外的等待周期，即是当传入rd_addr=6后，在下一个时钟周期才会输出数据72，而在此时钟周期下，rd_addr以及加一变为7了。
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