Verilog HDL——触发事件控制

最新推荐文章于 2026-04-03 03:00:03 发布

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本文介绍使用Verilog HDL实现电平触发及边沿触发计数器的方法。通过具体的模块实例，展示了如何利用always块响应信号的电平变化和跳变，实现基本的计数器功能。

信号电平事件

语法：

@(<电平触发事件>)行为语句；
@(<电平触发事件1>or<电平触发事件2>or … or <电平触发事件n>)行为语句；

module counter1(clk,reset,cnt);

input clk,reset;
output[4:0] cnt;
reg[4:0] cnt;

always@(reset or clk) begin//电平变化
	if(reset)
		cnt = 0;
	else
		cnt = cnt +1;
end

endmodule

信号跳变事件

语法：

@(<边沿触发事件>)行为语句；
@(<边沿触发事件1>or<边沿触发事件2>or … or <边沿触发事件n>)行为语句；

module counter1(clk,reset,cnt);

input clk,reset;
output[4:0] cnt;
reg[4:0] cnt;

always@(negedge clk) begin //下降沿计数
	if(reset)
		cnt <= 0;
	else
		cnt <= cnt +1;
end

endmodule