DFT（Design for Testability）旨在确保芯片质量，通过全扫描设计、BIST、ATPG等技术解决可测试性问题。随着集成电路的发展，DFT技术在减少测试时间和提高故障覆盖率方面扮演了重要角色。主要的DFT工具包括Mentor的Tessent系列和Synopsys的相关产品，如FastScan、MemoryBIST、TestKompress等。
DFT设计的主要目的是为了将defect-free的芯片交给客户。
产品质量，通常使用Parts Per million(PPM)来衡量。
但是随着IC从SSI到VLSI的发展，在test上花销的时间越来越多，test的quality却很难提高，这使得DFT的engineer不断的发展着DFT的技术。
DFT engineer面对的第一个问题是设计内部的状态的可测试性问题。在1970-1980年间，提出了ad hoc等可测试性设计的方法。
可以提高一个design的可测试性，但是对于sequential的电路还是很难进行ATPG的产生。
对于combinational的电路，有很多ATPG的算法可以用来进行test pattern的生成，但是对于sequential的电路却很难。
后来带有直接外部访问的storage elements的提出，才解决了sequential的可测性与可观性。这样的cell叫做scan cells。
scan design是目前为止，使用最多的structure的DFT方法，通过将多个storage element连接为多个shift register来实现。
一个design中，所有的storage element都做了scan inserting，这样的design叫做full-scan design；
一个design中，大多数的(超过98%)的storage element做了scan inserting，这样的design叫做almost full-scan design。
一些不用SDFF替代的cell，可能是不想要在scan mode下被改变的register，本身就是shift register的寄存器(包括sync FF)
timing非常critical的path等。
一个design中，一些storage element做了scan inserting，并且使用了sequential的ATPG，这样的design叫做partial-scan design。
其中的storage element主要为了break sequential feedback来选择，从90年代起，随着沈亚微米技术的发展，full_scan逐渐代替
partial_scan成为主流。
每一个DFF的D端值，可以表示为某些DFF的Q值和组合逻辑的函数来得到，Di=f(Qx, Input)。在SE为1的情况下，所有的Qx都有了确定的值。
如果整个chip的input pad也是固定值，那每一个DFF的D端值一定是可以计算出
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