纯VHDL实现FPGA解码4K MIPI CSI-2：从OV13850采集到多路视频输出的工程实践

1. 为什么选择纯VHDL实现MIPI CSI-2解码？

在FPGA图像处理领域，MIPI CSI-2协议的解码一直是个硬骨头。这个协议复杂度高、时序要求严格，很多工程师第一反应就是找现成的IP核。但现实情况是，当你用的FPGA不是Xilinx家的，或者项目预算有限时，纯硬件描述语言实现就成了刚需。

我去年接手一个医疗内窥镜项目，客户指定要用国产FPGA搭配OV13850摄像头。当时试过三种方案：Xilinx IP核（不兼容）、第三方收费IP（太贵）、Verilog开源实现（时序不稳）。最后用VHDL重写才解决问题，实测在Kintex7上跑4K@30fps稳定运行超过200小时。这里分享几个关键发现：

1. VHDL的强类型特性 特别适合处理MIPI这种复杂协议，编译时就能发现大部分数据对齐问题
2. Xilinx原语 必须用对，比如IBUFDS_GTE2处理差分时钟，IDDR处理双沿采样
3. 状态机设计 要避免单进程写法，我用的是两段式状态机（状态转移+输出逻辑分离）

2. 硬件架构设计要点

2.1 整体数据流设计

我们的处理链路是这样的：

OV13850摄像头 → MIPI差分对 → CSI-2 RX模块 → Bayer转RGB → 图像增强 → DDR3缓存 → 视频缩放 → 多路输出

关键参数：

• 输入：3840x2160@30fps (4 Lane CSI-2)
• 输出：1920x1080@60fps (VGA + HDMI)
• 时钟：300MHz像素时钟，DDR3跑在800MHz

2.2 CSI-2接收模块详解

这个模块最核心的是三个状态机：

1. LP/HS检测状态机 ：用Xi