[Xilinx ZYNQ] #3 ZYNQ 工程开发流程 (Vivado)

ZYNQ 工程开发流程

(1). 在 Vivado 上新建工程，增加一个嵌入式的源文件。
(2). 在 Vivado 里添加和配置 PS 和 PL 部分基本的外设，或需要添加自定义的外设。
(3). 在 Vivado 里生成顶层 HDL 文件，并添加约束文件。再编译生成比特流文件 system.bit。
(4). 导出到 SDK 软件开发环境，在 SDK 环境里可以编写一些调试软件验证硬件和软件，结合比特流文件单独调试 ZYNQ 系统。
(5). 在 SDK 里生成 FSBL 文件。
(6). 在 VMware 虚拟机里生成 u-boot.elfbootloader 镜像。
(7). 在 SDK 里通过 FSBL 文件, 比特流文件 system.bit 和 U-boot.elf 文件生成一个 boot.bin 文件。
(8). 在 VMware 里生成 Ubuntu 的内核镜像文件 Zimage 和 Ubuntu 的文件系统 ramdisk。另外还需要要对 FPGA 自定义的 IP 编写驱动。
(9). 把 boot.bin，zimage 和 ramdisk 三个文件放入到 SD 卡的 FAT 分区中，启动开发板电源，Ubuntu 操作系统会从 SD 卡里启动。

创建 Vivado 工程
Quick Start - Create New Project - RTL Project -- 选择 ZYNQ 型号 XC7Z020CLG400-2

创建 PL 代码
Alt+A / Add Sources -- 编写 PL 层代码

添加 PL 管脚约束 .xdc
Open Elaborated Design - Windows - I/O Ports -- 自动生成 .xdc
PS 部分的管脚无需约束，PL 部分的 GPIO 管脚需要添加约束

添加时序约束
Run Synthesis - Cancel - Constrains Wizard -- sys_clk=50MHz -- .xdc 文件内点击 Reload

生成 BIT 文件
RunSynthesis -- 编译并生成网表文件
RunImplementation -- 来开始布局布线
Generate Bitstream - Open Hardware Manager

下载调试(无 PS 代码情形)
Open Hardware Manager - Auto Connect - 右键 Program Device 进行下载

添加第三方 IP 核
IP Catalog - 右键 Add Repository 或点工具栏加号 - 添加某 IP 核

常用时钟 IP 核
Clocking Wizard - clk_in1=50MHz    
              &nb