牛客Verilog刷题日记VL3

最新推荐文章于 2026-08-22 16:09:11 发布
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GEO检测

VL3 奇偶校验

对输入的32位数据进行奇偶校验,根据sel输出校验结果（1输出奇校验，0输出偶校验）

`timescale 1ns/1ns

module odd_sel(

input [31:0] bus,

input sel,

output check

);

//*************code***********//

assign check = ~(sel^(^bus));

//*************code***********//

endmodule

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#fpga开发
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通过arcmap制作的第一张流域图
pianmian1的博客
10-11 2191
需要知道,识别河流依次需要填洼,流向,流量,栅格计算器,河流链接,河网分级.通过卫星图确定河流入口,在入口处画一个点,注意不要与其他河流相交。随后是进行对河流的筛选使用con函数,筛选流量大于100的河流。我们使用镶嵌工具-->镶嵌至新栅格 将两个数据合并。填洼后如图,随后进行流向的获得.使用流向工具。首先导入准备好的数据,可见两张图片并非一体。教程参考b站up:爱画地图的boney。惊醒栅格河网矢量化,进行河流分级。输入表面栅格数据,等待后如图。本次制作的是双峰县的流域图。输入流向数据,输出后如图。
c#算法（5）—最小二乘法（二次曲线拟合）
qq_34059233的博客
03-12 1629
最小二乘法——二次曲线拟合
牛客Verilog刷题日记VL5
U2802856569的博客
05-14 295
现在输入了一个压缩的16位数据，其实际上包含了四个数据[3:0][7:4][11:8][15:12],现在请按照sel选择输出四个数据的相加结果,并输出valid_out信号（在不输出时候拉低）0: 不输出且只有此时的输入有效。3：输出[3:0]+[15:12]2：输出[3:0]+[11:8]1：输出[3:0]+[7:4]VL5 位拆分与运算。
基于Simulink的BCH码编解码仿真建模示例
xiaoheshang_123的博客
03-28 166
BCH码是一类循环码，能够纠正一定数量的随机错误。灵活性：可以根据需要选择不同的码长和纠错能力。高效性：适用于短码长和中等码长的场景，广泛用于卫星通信、存储系统等。实现简单：编码和解码过程可以通过硬件或软件高效实现。在本示例中，我们将使用MATLAB/Simulink中的和模块来完成BCH码的编解码操作，并通过仿真验证其误码率（BER）性能。通过本指南，我们介绍了如何基于Simulink搭建一个BCH码的编解码模型，并进行了仿真以验证其性能。背景介绍：理解BCH码的基本原理及其在通信系统中的应用。
牛客Verilog刷题日记VL4
U2802856569的博客
05-12 412
已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）VL4 移位运算与乘法。
牛客Verilog刷题日记VL6
U2802856569的博客
05-14 279
根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数，当select信号为0，输出a；当select信号为1，输出b；当select信号为2，输出a+b；当select信号为3，输出a-b。VL6 多功能数据处理器。
牛客Verilog刷题日记VL10
U2802856569的博客
06-15 335
在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。VL10 使用函数实现数据大小端转换。
牛客Verilog刷题日记VL7
U2802856569的博客
05-15 210
根据输入信号a,b的大小关系，求解两个数的差值：输入信号a,b为8bit位宽的无符号数。如果a>b，则输出a-b，如果a≤b，则输出b-a。VL7 求两个数的差值。
牛客Verilog刷题日记VL8
U2802856569的博客
05-15 216
在某个module中包含了很多相似的连续赋值语句，请使用generata…for语句编写代码，替代该语句，要求不能改变原module的功能。VL8 使用generate…
牛客Verilog刷题日记VL9
U2802856569的博客
05-19 325
请编写一个子模块，将输入两个8bit位宽的变量data_a,data_b，并输出data_a,data_b之中较小的数。并在主模块中例化，实现输出三个8bit输入信号的最小值的功能。在数字芯片设计中，通常把完成特定功能且相对独立的代码编写成子模块，在需要的时候再在主模块中例化使用，以提高代码的可复用性和设计的层次性，方便后续的修改。VL9 使用子模块实现三输入数的大小比较。
牛客Verilog刷题日记VL2
U2802856569的博客
05-09 157
用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图：reg q_temp;endendendmodule。
牛客Verilog刷题日记VL1
U2802856569的博客
05-09 223
牛客Verilog刷题日记
FPGA开发三大铁律：位宽、逻辑与连接，为何仿真通过上板却挂？
weixin_47151388的博客
08-21 434
本文摘要：FPGA开发的核心在于硬件思维，需遵循三大纪律：1)位宽意识，避免隐式截断/扩展，确保接口位宽匹配；2)逻辑确定性，if-else写法直接影响电路结构，应明确条件优先级或互斥性；3)系统拓扑正确性，模块连线等同物理导线，需确保协议一致并处理跨时钟域。
【教程】Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（一）——GIC控制器介绍
weixin_47841246的博客
08-19 321
Agilex5 SoC FPGA HPS中断响应开发指南 本文详细介绍了基于DE25-Nano开发板的Agilex5 SoC FPGA中HPS端响应FPGA中断的完整流程。系统采用GIC-600中断控制器架构，支持三类中断：核间中断(SGI)、私有外设中断(PPI)和共享外设中断(SPI)。
HDMI数据的接收发送实验（二十四）
weixin_38828382的博客
08-20 197
通过仿真观察b通道的10bit数据是否有354、0ab、354这一组固定的数据。在HDMI_TX中，把8bit的RGB数据通过encoder模块转化为10bit数据，再通过serializer模块把10bit数据转化为1bit数据，经过OBUFDS转化为差分信号输出送给HDMI_IN模块用作仿真。HDMI_TX模块需要clk_1x和clk_5x的时钟，所以在HDMI_OUT模块中使用PLL配置输入的时钟sclk，输出一个周期为原时钟五倍的时钟clk_5x和一个周期不变的时钟clk_1x。
STM32H743 FMC与FPGA通信
xingzhemengyou1的博客
08-22 285
STM32H743 与 FPGA 通过 FMC（Flexible Static Memory Controller）接口通信是一种高效、常见的异构系统互联方案，尤其适用于需要高速、大容量数据交换的场景，如工业控制、高速数据采集和信号处理。STM32H743 的 FMC 是一个高度灵活的静态存储器控制器，原本设计用于连接 NOR Flash、SRAM、NAND Flash 等存储器。
FPGA RGMII 接收深度剖析：DDIO‑IN、底层原语、PLL 移相方案对比
xklee的博客
08-18 296
本文针对Intel Cyclone系列FPGA中RGMII千兆接收设计的常见问题进行技术解析。文章指出工程师常踩的三大坑点：直接使用negedge寄存器、混淆invert_input_clock参数含义、误用PLL双相时钟模拟DDR采样。通过对比ALTDDIO_IN IP与底层DDIO原语的关系，详解了硬件本质与工程风险，指出直接使用negedge寄存器会导致时序恶化，而PLL双时钟方案虽然可行但时序收敛难度大。文章给出四种实现方案对比，推荐量产项目优先采用ALTDDIO_IN IP方案，并提供了完整的SD
FPGA PCIe P2P 通讯 实现 GPU Direct RDMA
08-19 392
GPU Direct RDMA 允许 FPGA绕过 CPU 和系统内存，通过 PCIe 总线直接与 GPU 显存进行数据交换。传统路径: FPGA ──DMA──→ CPU内存 ──cudaMemcpy──→ GPU显存 (2次拷贝)GPU Direct: FPGA ──PCIe DMA──→ GPU显存 (1次拷贝, 零CPU参与)优势数据支撑高性能H100 峰值 7.37 GB/s (达 PCIe 极限 93.5%)，帧率 6600+ fps。
FPGA学习篇——以太网学习之通过MDIO接口配置物理层PHY芯片实现
weixin_72950851的博客
08-18 193
常用于以太网的网口线有、RJ11 接口（电话线接口）、SC 光纤接口等。
ARM经模拟开关配置FPGA失败问题的完整解决方案
最新发布
HIZYUAN的博客
08-22 298
客户对产品有远程升级的需求，工程师使用的是AG10K/AG16K型号的AGM FPGA，额外增加模拟开关以实现JTAG烧录模式与ARM AS配置模式的切换。 通过JTAG烧录，Supra软件提示烧录成功，但是FPGA未能正常启动。经检查模拟开关硬件电路设计无误、通信链路正常，进行AS配置时，SPI FLASH的时钟与数据持续有信号，FPGA始终无法完成配置，也不能正常启动工作。 面对此场景，你该如何应对呢
ASC0101S 自动方向双向电平转换器——技术深读：原理、安全机制与抗辐照视角
ANSILIC的博客
08-20 311
I2C、1-Wire 这类总线本来是双向的、没有现成的方向控制信号，直接把 5V 信号怼到 1.8V IO 上，轻则通信偶发失败、重则。代价也要说清楚：O.S. 有固定持续时间（约 30 ns），如果容性负载太重（总线挂太多设备、走线太长），O.S. 可能在信号还没拉到位就超时，导致上升沿变缓、甚至重新触发。没有这个特性的转换器，掉电侧会变成"漏电路径"，把整条总线电压拖垮。更棘手的是有"热插拔"或"多电源域"的场景：板子上有电和没电的模块会动态切换，如果电平转换器件本身不支持局部断电，没电那一侧会。
FPGA复位策略深度解析：异步复位、同步释放与设计最佳实践
weixin_49780322的博客
08-19 314
复位设计看似简单，实则关乎整个系统的稳定性和可靠性。异步复位同步释放方案兼顾了复位响应的及时性和释放的同步性，是FPGA设计中最值得掌握的复位方法论。同时，多时钟域下的复位管理、复位网络的扇出优化等细节同样值得重视。希望本文能帮助读者在项目设计中少走弯路，构建更稳健的复位架构。
AXI4-Stream协议详解与Vivado自定义IP核封装实战
weixin_49780322的博客
08-17 191
在Vivado中点击，在接口配置中手动将s_axis_*和m_axis_*信号组分别映射为AXI4-Stream Slave和Master接口。确认后点击Package IP完成封装。AXI4-Stream协议以其简洁的握手机制和强大的流控能力，成为FPGA高速数据通路设计的首选接口。掌握了TVALID/TREADY握手、自定义IP封装以及Block Design集成这三板斧，就能高效构建复杂的数据处理流水线。从简单的加法器到复杂的图像处理算法，AXI4-Stream都能提供统一、可扩展的接口方案。
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