SystemVerilog HVL：数据类型

原创 已于 2022-04-27 09:03:41 修改 · 1.4k 阅读 · 7
于 2021-12-27 11:26:44 首次发布
本文介绍了SystemVerilog中的各种数据类型，包括logic型、四状态型（reg、wire、integer）、双状态型（bit、byte等）、浮点数（shortreal、real）、字符串string以及常量（parameter、define、const）。详细讲解了这些类型的特点、用法和转换规则，如逻辑型的自动识别wire和reg，有符号类型遵循的补码系统，以及struct、enum和typedef的定义和使用。

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1. 变量

即在程序运行过程中其值可以改变的量。

1.1. logic型

在Verilog的变量中，常常需要区分导线型wire和寄存器型reg，例如在module输入输出、连续赋值assign、时序逻辑always块、module间连接均需要对wire和reg做出区分。

而在SV中，则将reg型进行了改进成logic，可被连续赋值assign、被门和模块所驱动，因此任何使用线网的位置均可使用logic，除了含有多个驱动的连线例如inout

底层是SV自动识别wire还是reg。

例如：

logic [7:0] a;			//四状态型初始化时各bit为x
a[

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标签
#fpga开发 #fpga/cpld #数字IC #IC验证
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