FPGA—从加法运算理解流水线的作用

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#fpga开发 #流水线 #Verilog

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于 2022-10-13 17:36:44 首次发布

本文探讨了FPGA图像处理中两种不同的加法实现方式：直接加法和使用PARALLEL_ADD IP核加法。通过对两种方法的综合报告对比，阐述了在不同场景下选择合适加法方式的重要性。

前言

最近在研究FPGA图像处理算法，在学习均值滤波的过程中，需要将8个数相加，但是我看到了两种相加的方法，一种是直接相加，一种是使用PARALLEL_ADD IP核，让我想不通的是这两种方法的区别是什么？什么情况下使用对应的方法呢？

这里首先简单的模拟一下像素值的变化

其中i_a0，i_a1，i_a2，i_a3，i_a4，i_a5，i_a6，i_a7表示8个变化的像素值，clk表示像素时钟

reg [7:0]i_a0;
reg [7:0]i_a1;
reg [7:0]i_a2;
reg [7:0]i_a3;
reg [7:0]i_a4;
reg [7:0]i_a5;
reg [7:0]i_a6;
reg [7:0]i_a7;

always@(posedge clk or negedge rst_n)
	if(!rst_n)begin
		i_a0 <= 0;
		i_a1 <= 0;
		i_a2 <= 0;
		i_a3 <= 0;
		i_a4 <= 0;
		i_a5 <= 0;
		i_a6 <= 0;
		i_a7 <= 0;
	end
	else if(i_a0>=8'd255)begin
		i_a0 <= 0;
		i_a1 <= 0;
		i_a2 <= 0;
		i_a3 <= 0;
		i_a4 <= 0;
		i_a5 <= 0;
		i_a6 <= 0;
		i_a7 <= 0;
	end
	else begin
		i_a0 <= i_a0 + 1'b1;
		i_a1 <= i_a1 + 1'b1;
		i_a2 <= i_a2 + 1'b1;
		i_a3 <= i_a3 + 1'b1;
		i_a4 <= i_a4 + 1'b1;
		i_a5 <= i_a5 + 1'b1;
		i_a6 <= i_a6 + 1'b1;
		i_a7 <= i_a7 + 1'b1;