PCIe从协议到IP核——你真的理解BAR空间和TLP吗

最新推荐文章于 2026-08-18 17:41:33 发布

原创最新推荐文章于 2026-08-18 17:41:33 发布 · 364 阅读

4 ·

本内容遵循CC 4.0 BY-SA版权协议

GEO检测

收录于

PCIE实战

日常调试都会配置 BAR、调试驱动、跑带宽，但深究底层 TLP 报文交互、地址映射原理，多数人都模糊不清。

咱们把PCIe的核心概念串一遍，帮你把碎片知识拼成体系。同时加入高频误区纠正和网上少见的联调暗坑，让你从“能用”进阶到“用好”。

PCIe是什么？——比你想象的简单

PCIe是CPU和外设之间的点对点高速通道。和PCI的共享总线不同，PCIe是串行差分、全双工的。

text

PCI（并行共享总线）：

CPU ←→ [共享总线] ←→ [设备1] [设备2] [设备3]

PCIe（串行点对点）：

CPU ←→ [Switch] ←→ [设备1] [设备2] [设备3]

每个设备有一条或多条lane。lane越多，带宽越高：

Lane数	单向带宽（Gen3 x1）	实际可用
x1	约1GB/s	网卡、串口
x4	约4GB/s	NVMe SSD
x8	约8GB/s	数据采集、加速卡
x16	约16GB/s	GPU

❗ 误区纠正：很多工程师把H2C和C2H的方向搞反。
H2C = Host → Card（PC到FPGA），C2H = Card → Host（FPGA到PC）。FPGA采集系统上传数据，走的是C2H通道。后文统一沿用此定义。

TLP——PCIe传输的基本单元

TLP（Transaction Layer Packet）是PCIe通信的基本单元。每次读写，本质上都是一次TLP的发送和接收。

四种核心TLP

TLP类型	全称	方向	用途
Memory Read	内存读请求	H2C	PC读取FPGA的BAR空间
Memory Write	内存写请求	H2C	PC写入FPGA的BAR空间
Completion Data	读请求的响应数据	C2H	携带数据返回
Completion Status	操作完成状态	C2H	无数据的响应（如错误）

text

Memory Read（H2C）：

PC ──[MRd TLP]──→ FPGA

PC ←──[CplD TLP]─── FPGA （FPGA返回数据）

Memory Write（H2C）：

PC ──[MWr TLP + 数据]──→ FPGA （无需响应）

FPGA主动发送（DMA C2H）：

FPGA ──[MWr TLP + 数据]──→ PC内存（零拷贝上传）

❗ 误区纠正：很多人以为Memory Write也必须等待响应。错误。Memory Write是Posted请求，发送后无需Completion，DMA就是利用这个特性实现高带宽上传。

TLP的结构

每个TLP由三部分组成：

text

Header是核心，包含：

Fmt：读还是写，是否有数据，Header长度
Type：Memory、IO、Config还是Message
Requester ID：谁发的（总线:设备.功能号）
Tag：用来匹配请求和响应
Address：目标地址（PC内存地址或BAR空间地址）
Length：以DW（双字 = 4字节）为单位的数据长度。PCIe协议内长度统计默认以DW为基础单位，便于理解计数逻辑。

具体编码值参考PCIe规范，工程中由IP核自动生成，无需手动构造。

关键理解：PC读取FPGA BAR空间时，先发一个MRd TLP，FPGA收到后发回CplD TLP。这两次TLP往返的延迟是PCIe读操作慢的根本原因。DMA绕过了这个延迟——因为DMA是FPGA主动写PC内存，只有单向TLP。

BAR空间——地址映射的本质

BAR（Base Address Register）是FPGA在PC内存空间中占的一块地址区间。驱动通过访问这个地址来读写FPGA的寄存器。

BAR空间是怎么建立起来的？

这个过程叫BAR空间枚举，发生在系统启动时：

系统BIOS扫描PCIe总线，发现FPGA设备，读取其BAR配置寄存器（初始全1）
BIOS写入全1值，读取返回的“可用的地址位数”，然后分配一个合适的物理地址并写入BAR
驱动读取BAR寄存器的值，得到FPGA寄存器的基地址（物理地址）
驱动将基地址加上内部偏移（如0x100），访问具体寄存器

驱动代码示例：

#define FPGA_BASE_ADDR 0xA0000000 // BAR0映射的物理地址

#define REG_CTRL 0x100 // FPGA内部寄存器偏移

// 访问FPGA的控制寄存器

uint32_t val = *(volatile uint32_t *)(FPGA_BASE_ADDR + REG_CTRL);

FPGA端：BAR空间的实现

在Xilinx PCIe IP核里，BAR空间通过AXI接口映射：

verilog

// PCIe IP核生成的AXI从接口

// IP核把PC发来的BAR地址翻译成AXI读写

// PC访问BAR0偏移0x100，实际映射到AXI从设备地址0x100

// AXI从设备地址映射（通过Address Editor配置）

// BAR0 64KB → AXI 0x00000 ~ 0x0FFFF

// 偏移0x000 ~ 0x0FF : 控制寄存器

// 偏移0x100 ~ 0x1FF : 状态寄存器

// 偏移0x200 ~ 0x2FF : DMA描述符表

// 偏移0x300 ~ 0x3FF : 中断控制寄存器

BAR的三种类型

BAR类型	大小	用途
Memory BAR（32位）	最大2GB	寄存器、配置空间
Memory BAR（64位）	超过2GB	大容量缓冲区
IO BAR	仅32个地址	遗留兼容，基本不用

FPGA一般用64KB的Memory BAR就够了。PCIe地址空间理论最大64TB（2^46），64KB是沧海一粟。

❗ 误区纠正：Prefetchable属性不能乱用

可预取（Prefetchable）：适合批量连续读取的内存区域（如DMA缓冲区）。PC可以提前发起预读，不影响正确性。

不可预取（Non-Prefetchable）：寄存器类随机访问空间绝对禁止开启预取，否则读操作会破坏寄存器状态（比如读清中断位会被预读误触发）。