FPGA 时钟资源

一：时钟分类

A.外部时钟

1:P (单端时钟需要输入FPGA的P端)

PN （差分时钟输入MRCC 或者SRCC 对应P N管脚）

1.1:自动上全局时钟树：

那么我们可以不通过编程就实现时钟树资源的分配。因为在FPGA芯片的外围管脚中，有一些专门为全局时钟设计的管脚(MRCC/SRCC),它将自动占有全局时钟树资源。当然了，这些管脚也可以接入普通的数据信号，编译器会对该管脚引入的信号在FPGA设计内部扮演的角色进行分析，如果发现其并没有作为时钟信号来使用，那么将不会为其分配时钟树资源

1.2:手动上全局时钟树：

 单端时钟上全局时钟树：IBUFG + BUFG(单端时钟)差分时钟上全局时钟树：IBUFGDS + BUFG

BUFG 的输入可以是普通信号，当某个信号（时钟、使能、快速路径）的扇出非常大、要求抖动延迟最小时，可以使用 BUFG 来驱动这个信号，使这个信号利用全局时钟资源：Logic + BUFG

1.2:实际运用

A:有项目是有直接把AD的数据伴随时钟直接接到N端，目前还在调试不知是否有问题。

-----奇哥说可以

B:

对于fpga产生的spi_clk的时钟就可以任意接。

------haung总说spi的时钟类似于信号其实并不是时钟所以要求没这么严格。

2:逻辑用哪个BANK 时钟就按下图接哪个bank

3：

4：

这个问题其实没什么好纠结的，在硬件设计阶段，把系统时钟接到全局时钟的专用引脚上就可以。就是接MRCC或者SRCC，优先mrc。

5：非rcc管脚的输出时钟通过排母排插能跑125mhz,小梅哥说ad9767和2x18的排母连接。

B.内部时钟   

1:FPGA内部产生的新时钟：FPGA芯片内部能够产生再生时钟信号的模块有DCM、PLL、MMCM:他们产生的时钟抖动在100ps 

2:经硬件工程师查资料2711输入的40ps抖动要求。~~~~~处理方法：有工程师强烈建议直接将晶振的时钟给fpga，fpga直接assign时钟出去输入给2711.