【计组期末复习】

原创

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#计算机组成原理

于 2025-03-01 09:26:01 首次发布

存储器

假设CPU执行某段程序时共访问Cache命中4800次,访问主存200次,已知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少?

ROM ：非易失性

RAM：易失性

DRAM芯片（动态）

刷新方式：集中刷新，分散刷新，异步刷新

一个8K×8位的动态RAM芯片,其内部结构排列成256×256形式，存取周期为 0.1μs。试问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少?

某容量为256MB的存储器由若干4M×8位的DRAM芯片构成,该DRAM芯片的地址引脚和数据引脚总数是？

要看清楚题目问的对象是谁

【考点】DRAM芯片的地址表示采用的是地址线复用技术（分行，列地址）

某计算机使用四体交叉编址存储器,假定在存储器总线上出现的主存地址(十进制)序列为8005,8006,8007,8008,8001,8002,8003,8004,8000,则可能发生访存冲突的地址对是( )

A. 8004和8008 B. 8002和8007 C.8001和8008 D.8000和8004

！！！！！！！！！！！

cache命中时的写策略有哪些？结合以下程序执行时变量sum和i的修改过程介绍cache的几种写策略的应用场景及优缺点。

【解析】

cache命中时的写策略有三种：全写法，写回法，写一次法。

1）写回法：

当CPU对cache写命中时，只修改cache中的内容，不立即写入主存。只有当该cache块被替换出时才写回主存。需要设置一个修改位来标记那些cache行被修改过。

优点：减少了访存次数

缺点：存在数据不一致的隐患

应用场景：对性能要求较高的场景

2）全写法：

当CPU对cache写命中时，必须把数据同时写入cache和主存。

优点：保持了数据的一致性

缺点：会增加访存次数，降低了性能

应用场景：适用于对数据一致性要求较高的场景

3）写一次法：

这是全写法和写回法的结合，当CPU对cache第一次写命中时，采用全写法，同时写入cache和主存，如果连续写，则用写回法。

这种方法结合了全写法和写回法的优点，适用于对数据一致性要求较高的场景

当前程序可以使用写一次法，当第3行和第4行程序第一次对变量sum和i修改时，用全写法，又因为程序是循环，短期内会反复多次对变量sum和i进行修改操作，此时则采用写回法，只写cache，等换出后在写回主存

指令系统

某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是

扩展操作码技术

【注意点】

!!!!!!!

计算机按字节编址--->说明一个字节对应一个地址，一个字节对应8位，进一步说明了这个计算机表示地址的位数一定要是8的倍数。

某计算机采用16位定长指令字格式，操作码位数和寻址方式位数固定，指令系统有48条指令，支持直接、间接、立即、相对4种寻址方式，单地址指令中直接寻址方式可寻址范围是?

【解题】表示出单地址指令的指令格式+分析

扩展操作码技术

书写+计算（大题！！！！）

设计某指令系统时，假设采用16位定长指令字格式，操作码使用扩展编码方式，地址码为6位，包含零地址、一地址和二地址3种格式的指令。若二地址指令有12条，一地址指令有254条，求零地址指令的条数最多为？

大端方式高字节放低地址

最高有效字节（MSB）放在最低地址处

最低有效字节（LSB）放在最高地址处

小端方式高字节放在高地址

最低有效字节（LSB）存放在最低地址处

最高有效字节（MSB）存放在最高地址处

图画出来！！！

某计算机采用大端方式，按字节编址。某指令中操作数的机器数为1234 FF00H，该操作数采用基址寻址方式，形式地址(用补码表示)为FF12H，基址寄存器内容为F000 0000H，则该操作数的LSB(最低有效字节)所在的地址是？EFFF FF15H

【解析】一个字节对应8位

大端方式：高字节放在低地址处

操作数是：1234 FF00H 问的是00H 这个字节存放的主存单元对应的地址

现在要做的就是找出这个操作数对应的地址

找到操作数用的是基址寻址的方式，A=FF12H