Sim/circuit10_HDLbits(看波形写电路图)

本文详细解析了一个由组合逻辑和一位存储器(触发器)构成的顺序电路。通过模拟波形分析电路功能,展示了如何理解和编写Verilog代码。核心逻辑在于触发器的状态更新条件,并且输出q依赖于特定的组合逻辑状态。

1、这是一个顺序电路。该电路由组合逻辑和一位存储器(即一个触发器)组成。触发器的输出通过输出状态是可观察的。

读取模拟波形,确定电路的功能

 一开始看半天q,硬是没整明白,想着先把state写出来,然后才发现q和state之间也是有关系的。找到逻辑关系就很简单了。

module top_module (
    input clk,
    input a,
    input b,
    output q,
    output state  );
    
    always @(posedge clk)
        begin
            if(a&b) state<=1;
            else if(state==1&(a|b)) state<=1;
            else state<=0;
        end
    wire [2:0] c;
    assign c = a+b+state;
    
    assign q = (c==1|c==3)? 1:0;

endmodule

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