HDMI之FRL训练

前言

HDMI 2.1通过FRL将TMDS的Clock线用于数据传输，带宽最大增加12G x 4 = 48G。而FRL需要通过FRL训练建立。FRL训练在DDC和4Lane数据线协同下完成。

训练目的

1. 能力协商：Source 读 Sink 的 EDID，确认对方支持的 Max_FRL_Rate（FRL1~FRL6）和 lane 数（3/4），定一个起始档位。
2. 时钟恢复：发送端发特定训练码型（LTP1~LTP8），接收端用 CDR 从嵌入时钟的数据流里把时钟锁住——这一步 TMDS 因为有独立时钟 lane 是不需要的。
3. 均衡调参：Source 端调 FFE（前馈均衡）、Sink 端调 CTLE（连续时间线性均衡），对抗信道衰减，把眼图打开。
4. 误码验证 + 降级重试：Sink 通过 SCDC​ 通道把误码情况反馈给 Source；如果当前档位跑不稳，就降一档 FRL 速率重训，实在不行还能回退到 TMDS 模式。

DDC寄存器