AD9653 100 MHz 八通道采集链路设计与时钟调试要点

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多通道 ADC 系统最难调的部分，通常不是“某一路有没有数据”，而是所有通道能否在稳定时钟下长期对齐，并在持续采集时不丢样、不串道。AD9653 是 16 位、4 通道、最高 125 MSPS 的 ADC。明德扬 MA1011-FmcAd9653 FMC 子卡 可用于 4 通道或 8 通道采集配置，八通道方案可由两组 4 通道 ADC 链路组成。

下面以“100 MHz 外部参考、100 MSPS 级多通道采集”这类常见验证条件为例，说明硬件和 FPGA 工程中需要重点检查的环节。

图 1：MA1011-FmcAd9653 FMC 采集子卡实物图

一、先区分参考时钟、采样时钟和数字接口时钟

“100 MHz”可能指外部参考时钟，也可能指 ADC 实际采样时钟，两者不能直接画等号。时钟芯片可能根据外部参考产生 ADC 采样时钟和 FPGA 接收所需时钟，因此必须先画出完整时钟树：

1. 外部参考从哪里输入，幅度和电平标准是什么。
2. 时钟芯片采用什么倍频、分频和输出配置。
3. 每颗 ADC 获得的采样时钟是否同源、等频并满足相位要求。
4. FPGA 接收数据时使用哪些随路时钟或帧时钟。

调试时应同时记录参考时钟频率、ADC 实际采样率和 FPGA 接口时钟，避免只写“100 MHz”而无法复现测试条件。

二、时钟质量直接影响有效位数和频谱

采样时钟抖动会随输入频率升高而更明显地影响信噪比。低频正弦信号看起来正常，并不能证明高频输入下的采集质量也正常。工程验证建议至少包括：

• 检查时钟源和时钟芯片输出的频率、幅度和占空比。
• 使用相同输入条件对比不同通道的频谱底噪和杂散。
• 分别测试低频与接近目标带宽的输入信号。
• 确认电源噪声、地回流和模拟输入端没有引入额外干扰。

若八个通道同时工作后噪声显著增加，应进一步检查时钟扇出、电源负载、数字回流以及通道间串扰。

三、八通道采集要解决跨器件同步

单颗 AD9653 内部包含 4 个通道，八通道配置通常涉及两颗器件或两组数据链路。除了每组内部对齐，还要处理两组之间的启动时序和固定延迟。

建议按照以下顺序验证：

1. 先完成 ADC 寄存器读写和器件状态检查。
2. 单独打开第一组 4 通道，验证测试码和真实信号。
3. 单独打开第二组 4 通道，使用同一套检查方法。
4. 同时启动两组，比较帧边界、样点序号和相位关系。
5. 反复复位和重新配置，确认每次上电后的通道顺序与延迟一致。

如果系统要求跨通道相位测量，还应使用同源信号注入全部通道，统计通道间固定偏差和多次启动后的漂移。

四、FPGA 接收逻辑先用测试码，再接真实信号

直接观察正弦波容易掩盖位序、字边界和符号位问题。更稳妥的方法是先让 ADC 输出固定码、递增码或其他测试模式，逐项确认：

• 每一位的数据映射是否正确。
• 帧边界和字边界是否稳定。
• 通道编号是否与物理输入一致。
• 数据符号、偏移二进制或二补码解释是否正确。
• 跨时钟域 FIFO 是否出现溢出、欠载或复位异常。

测试码通过后，再依次接入直流、低频正弦和目标频率信号。这样可以把数字接口问题与模拟前端问题分开定位。

五、持续采集还要核算缓存与输出带宽

八通道、16 位、100 MSPS 的原始数据量约为：

8 × 16 bit × 100 MSPS = 12.8 Gbit/s

这是未计入帧头、对齐和传输开销的理论原始数据率。系统不一定需要把所有原始数据持续送到主机，也可以在 FPGA 内完成抽取、触发、截取、平均或频域处理。但无论采用哪种方式，都要明确最坏情况下的持续数据率，并核对 FMC 接口、FPGA 内部总线、DDR 和后端传输链路。

如果只验证短时间波形，片上 FIFO 可能暂时掩盖后端带宽不足；进行长时间测试时，缓存最终仍会耗尽。因此验收应同时包含短时波形质量和长时无丢数测试。

六、推荐的调试闭环

完整调试建议按“时钟、电源、配置、测试码、单通道、单器件、多器件、缓存、输出、长稳”顺序进行。每一步保存寄存器配置、逻辑版本、测试条件和截图，出现问题时才能快速回退定位。

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