26、探索适用于缩放技术的高带宽流水线缓存架构

探索适用于缩放技术的高带宽流水线缓存架构

1. 引言

随着微处理器性能的显著提升，对内存系统的需求也日益增长。为了利用CMOS技术的持续改进，计算机架构师正在探索线程级并行性以实现更高性能。同时多线程（SMT）被提出，旨在通过在一个宽指令集处理器中重叠多个线程来提高系统吞吐量。SMT使得多个线程可以在单个处理器上同时执行，这对缓存层次结构，特别是L1缓存，带来了巨大的带宽需求。SMT的性能受限于L1缓存提供数据的速度。因此，设计一个大容量且提供高带宽的L1缓存变得至关重要。

2. 缓存访问延迟问题

随着技术扩展，缓存访问延迟是多个时钟周期。这种多周期访问延迟不仅降低了缓存的带宽，还损害了处理器的整体性能。大缓存的主要问题是，比特线延迟随着技术的发展而无法很好地扩展。时钟速度在每一代技术中都会翻倍，使得缓存访问延迟超过一个周期。这导致缓存在这多个周期内保持忙碌状态，没有其他内存操作可以在完成当前访问之前进行，从而阻塞了依赖这些内存操作的指令。

3. 提高带宽的技术

3.1 流水线处理

提高带宽的一种技术是流水线处理。流水线处理将缓存延迟分成多个阶段，以便可以同时进行多次访问。然而，位线上的数据电压水平保持在供应电压的一部分，这使得难以锁存位线数据。因此，我们需要一种方法来使缓存中的流水线处理成为可能。

3.2 银行化思想

我们提出了一种方案，可以根据时钟周期时间和带宽需求将缓存访问延迟分成几个阶段。这种技术在设计大型缓存时也有帮助，可以降低缺失率，同时提供高带宽。通过银行化思想，可以减少位线和字线延迟，使字线到感测放大器的延迟适应单个时钟周期。