【FPGA】xilinx FIFO的使用及各信号的讨论

使用fifo时，如何选择dram、bram及uram资源配置

使用FIFO IP核的时候，或者设计电路使用FIFO IP的时候，对于新手或者不是精通的情况下，个人建议一点是对自己定制的FIFO仿真一下（或者严格遵守数据手册），做到时序关系清晰后，再设计电路。

本文介绍了FIFO的写操作及Status Flags页的配置信息。

Xilinx FIFO相关调试记录 本文记录在使用Xilinx FPGA时遇到的FIFO现象 记录1 同步fifo设置如下 因为project中使用了fifo的empty信号，但是发现empty在wr_en后3个时钟周期后才会拉低，在rd_en的下一周期直接拉高。所以在之后使用empty时，应注意此现象。 ......

FIFO官方手册要点类型Reset写操作满标志写操作时序分析读操作空信号读操作时序分析Standard ReadFirst-Word Fall-Through同时读写时序分析握手信号Programmable FlagsData CountsNon-symmetric Aspect Ratios FIFO作为FPGA岗位求职过程中最常被问到的基础知识点，也是项目中最常被使用到的IP，其意义是非常重要的。本文基于对FIFO Generator的Xilinx官方手册的阅读与总结，汇总主要知识点如下： 类型 FIF

Xilinx FPGA（Field Programmable Gate Array）提供了用于构建FIFO的IP核，简化了FIFO的设计和集成过程。Xilinx FIFO IP核是Xilinx提供的一种IP核，用于实现高性能、可定制的FIFO。文章长度已超过2000字，内容包括了对于Xilinx FIFO IP核在FPGA中的应用以及相应的源代码示例。在使用Xilinx FIFO IP核时，我们只需要对IP核进行实例化，并将输入输出信号与其连接即可。，其中包含了一个Xilinx FIFO IP核的实例化。

Xilinx FIFO使用总结 FIFO是我们在FPGA开发中经常用到的模块，在数据缓存和跨时钟域同步等都会有涉及。在实际工程使用前，我们需要熟悉掌握FIFO IP的配置过程及时序特点。 下面对xilinx的FIFO IP在vivado下的配置过程，以及主要信号的时序关系总结如下。 其中，FIFO为同步FIFO，位宽为16bit，深度为128。 一、配置过程 1、首先，选择native类型的FIFO，然后选择common clock block RAM，即采用读写采用相同时钟的块RAM，如果FIFO深度小于

xilinx FIFO的使用及各信号的讨论 FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，另一端是计算机的PCI总线，假设其AD采集的速率为16位100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为33*32=1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据

通过仿真进一步理解xilinx fifo的两种read mode的工作情况

FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际的工程应用，可以根据需要自己写FIFO。不考虑资源的情况下，也可以使用Xilinx提供的IP核来完成。 接口类型选择Native，SOC芯片上也可以根据需要选择AXI接口。 选择存储器类型：可以用块RAM、分布式RAM，移位寄存器和内嵌FIFO来实现FIFO。这里主要是block RAM和distribute RAM之间的区别。简而言之，block RAM是FPGA中定制的ram资源，而distribute

Xilinx-Verilog-学习笔记（18）：FIFO 一、调用ISE中的FIFO 1、调用ISE中的IP （1）选择芯片类型，封装，速度以及仿真器和语言等。 （2）创建一个新的source文件，并将该文件放到design目录下。 （3）创建IP核的配置，这里要与创建工程的一致。 （4）选择创建一个FIFO （5）选择FIFO的类型 （6）选择FIFO的时钟和内存类型 （7）选择FIFO的位宽和深度 （8）选择FIFO的一些标志信号 （9）选择复位方式 这是配置完成后最终生成的报告。

下面对两种FIFO编写测试代码（部分代码见附件一）及仿真代码（见附件二），通过仿真波形对比两种fifo区别。由图1-1所示的波形图来看，standard模式的fifo在读使能拉高之后，第一个数据会在下一个时钟读出，而First Word Fall Through 模式的fifo在读使能拉高后，第一个数据会立刻被读出。FIFO在FPGA工程中常被用做数据缓存和跨时钟域处理，和RAM相比，FIFO没有地址线（数据先入先出）操作简单，因此在FPGA工程中被广泛使用。未经本人允许，禁止任何形式转载！

tips：RAM和FIFO的主要区别是在于地址，RAM之所以被称为随机存储器就在于我们可以随时用RAM的地址去存储一些东西，ROM也是随时可以从地址中去读取一些数据，但是FIFO（first in first out）是没有地址线的。（2）build in FIFO ：内嵌FIFO，使用专用的控制信号线（如满信号、空信号等）+BRAM资源生成FIFO，可以理解为一种内部集成的FIFO。（1）shift register FIFO : 移位寄存器FIFO，这种很少用，因为FPGA内部的移位寄存器资源很少。

本文展示了即使在最现代的 FPGA 晶体管上也不可能实现非常长的 FFT 的 “经典” 方案，并提出了一种允许您执行此作的算法。该算法的主要思想也逐步考虑：从数学组件到使用外部 DDR 存储器创建基于 FPGA 的完整解决方案。本文将涉及为此类任务设计多通道处理系统的复杂性，特别是描述了我的实践经验。

Bram是FPGA中常见的一种RAM资源，其优势、劣势和使用场景如下：速度快：Bram通常具有较高的读写速度，对于需要频繁读写数据的应用非常适用。稳定性高：由于Bram是专门的RAM模块，其具有较高的稳定性和可靠性，不会因为FPGA内部电路的变化而出现误码。面积小：Bram比其他存储器更小，且可以在FPGA片内自定义存储器大小以满足应用需求。低功耗：由于Bram是基于FPGA片内元素的存储器，因此功耗较低。容量限制：Bram容量通常在几KB到几十KB之间，无法满足大量数据存储的需求。

Verilog编写的同步FIFO和异步FIFO代码及时序仿真波形

FIFO作为一个常用的IP核，设计人员是一定要熟练掌握的。

当FIFO不为空时，读取操作将会成功。这个实现使用块RAM或分布式RAM用于内存，用于写和读指针的计数器，二进制代码和灰度代码之间的转换用于跨时钟域的同步，以及用于计算状态标志的逻辑。测试结论就是，用fifo读写可以避免用rom，因为数据还没有写入时，一直读出上一次的数据，用fifo就可以在vaild为高时去读取，这样读出的数就是依次写入的数据。在标准的fifo模式下，当没有读使能时，dout是不会有输出的，但是如果使用模式，我测试了，在没有读写使能的前提下，任然会输出第一个读数，并且会早于读使能。

模块功能：AXI4-Lite协议主机，从FWFT FIFO（首字直通FIFO）中不断读取数据，写入到一段地址中。 应用场景：DDR读写，BRAM读写等AXI接口的存储器件读写。