HDLBIT-更多Verilog功能(More Verilog Features)

最新推荐文章于 2026-08-21 16:14:51 发布

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GEO检测

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条件三元运算符-Conditional ternaryoperator

答案：

module top_module (
    input [7:0] a, b, c, d,
    output [7:0] min
);

    wire [7:0] ab_min = (a < b) ? a : b;
    wire [7:0] abc_min = (ab_min < c) ? ab_min : c;
    assign min = (abc_min < d) ? abc_min : d;

endmodule

归约运算符-Reduction operators

减少:更宽的浇口-Reduction: Even wider gates

组合 for 循环:向量反转 2-Combinational for-loop,Vector reversal 2

组合 for 循环:255 位填充计数-Combinational for-loop:255-bit population count

生成 for 循环:100 位二进制加法器 2-Generate for-loop: 100-bitbinary adder 2

生成 for 循环:100 位 BCD加法器-Generate for-loop:100-digitBCD adder

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i.MX6ULL系统移植 | 使用busybox制作根文件系统（1.29.0）

Mculover666的博客（嵌入式）

03-12

1114

一. 下载BusyBox BusyBox是一个继承了大量Linux命令核工具的软件，像常用的ls、cp、mv、ifconfig等命令。一般下载BusyBox的源码，然后配置Busybox，选择自己想要的功能，最后编译即可。 BusyBox在官方可以直接下载：https://www.busybox.net/。目前最新是1.35.0，这里我使用1.29.0版本。 axel https://www.busybox.net/downloads/busybox-1.29.0.tar.bz2 下载之后解压： tar

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手撕数美风控三板斧：device_fingerprint/device_id/hmac生成逻辑全解析

专注于Python爬虫开发，分享爬虫技巧、项目实战与反爬经验，使用Scrapy、BeautifulSoup等工具，解决数据抓取难题。

10-07

1211

摘要：逆向分析数美风控核心参数生成机制本文详细记录了逆向分析数美(Shumei)风控系统中三个关键参数(device_id、device_fingerprint、hmac)的生成逻辑。通过抓包分析和动态调试(使用Frida、IDA等工具)发现：device_id由设备IMEI和Android ID经MD5哈希生成；device_fingerprint融合23项设备与环境信息，并采用SHA-256哈希和动态环境检测；hmac则是参数+指纹+动态盐值的SHA-256签名。文章揭示了数美"设备指纹+动

HDLbits More verilog Features

weixin_48705079的博客

04-12

217

对于一个参数的位数，使用$bits()可以得到位的宽度。用 $bits()可以可以少一些操作。

电力绝缘子缺陷检测数据集2.zip

一、数据集基础信息数据集名称：电力绝缘子缺陷检测数据集图片数量： - 训练集：2,494张图片 - 验证集：409张图片 - 测试集：390张图片总计：3,293张航拍绝缘设备图片分类类别： - Glassdirty（玻璃污秽）: 绝缘子表面污染物积聚，影响绝缘性能。 - Glassloss（玻璃缺损）: 玻璃绝缘子物理破损缺陷。 - Polymer（复合绝缘子）: 完整复合绝缘子本体识别。 - Polymerdirty（复合绝缘子污秽）: 复合绝缘子表面污秽状态。 - Two glass（双玻璃绝缘子）: 特定绝缘子结构类型。 - broken disc（绝缘子盘破损）: 绝缘子串中单片绝缘子破裂。 - insulator（绝缘子）: 通用绝缘子设备标识。 - pollution-flashover（污闪风险）: 存在污秽导致的闪络隐患。 - snow（覆雪）: 绝缘子积雪覆盖状态。标注格式： YOLO格式，包含边界框坐标及类别标签，适用于目标检测任务。数据来源：航拍电力设备巡检图像（Aerial/Energy and Utilities）。二、适用场景1. 无人机电力巡检系统开发：基于目标检测技术自动识别绝缘子类型及缺陷（如破损、污秽、覆雪），提升电网巡检效率。 1. 智能电网风险预警平台：实时检测污闪风险（pollution-flashover）和覆雪状态（snow），预防电力事故。 1. 绝缘设备缺陷识别算法研发：支持对9类绝缘子缺陷（如Glassloss、broken disc）的精准定位与分类模型训练。 1. 电力设施维护决策支持：通过量化缺陷分布辅助制定设备维修与更换策略。 1. 电力设备制造质检系统：用于复合绝缘子（Polymer）和玻璃绝缘子（Glass）生产过程中的缺陷自动化检测。三、数据集优势1. 缺陷覆盖全面：涵盖9类电力绝缘子关键状态（含污秽、破损、覆雪等），精准对应电网运维实际需求。 1. 标注任务适配性强： YOLO格式可直接用于目标检测模型训练，兼容主流深度学习框架（如YOLOv5/v8、MMDetection）。 1. 场景针对性突出：专注航拍绝缘设备图像，包含多种复杂背景（如山区、雪天），提升模型野外部署鲁棒性。 1. 行业价值显著：支持污闪预警、覆雪监测等高风险场景，为智能电网安全运维提供核心数据支撑。 1. 数据规模均衡：超3,000张标注图像，训练集/验证集/测试集比例合理，保障模型开发与评估可靠性。

FPGA开发三大铁律：位宽、逻辑与连接，为何仿真通过上板却挂？

weixin_47151388的博客

08-21

428

本文摘要：FPGA开发的核心在于硬件思维，需遵循三大纪律：1)位宽意识，避免隐式截断/扩展，确保接口位宽匹配；2)逻辑确定性，if-else写法直接影响电路结构，应明确条件优先级或互斥性；3)系统拓扑正确性，模块连线等同物理导线，需确保协议一致并处理跨时钟域。

AI 如何自动通过 PDF 原理图生成管脚映射

Hello-FPGA

08-16

224

本文介绍了一种利用AI技术从PDF原理图自动生成FPGA管脚映射的完整流程。该方法通过四步流水线：文本层提取定位关键信息、高清矢量渲染视觉识读、三层交叉校验（锚点标定、局部放大、工程核对），最终将结果沉淀为结构化Skill知识库，而非一次性表格。实践表明，相比传统人工誊抄（耗时0.5-1天、易出错），AI方案仅需几分钟即可完成400+条目的精确映射，并能发现历史工程中的潜在错误。关键经验包括：将PDF视为图像+文本双通道输入、必须使用锚点管脚标定、输出应为可复用的结构化知识。该方法可推广至各类PDF原理图解

【教程】Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（一）——GIC控制器介绍

weixin_47841246的博客

08-19

315

Agilex5 SoC FPGA HPS中断响应开发指南本文详细介绍了基于DE25-Nano开发板的Agilex5 SoC FPGA中HPS端响应FPGA中断的完整流程。系统采用GIC-600中断控制器架构，支持三类中断：核间中断(SGI)、私有外设中断(PPI)和共享外设中断(SPI)。

HDMI数据的接收发送实验（二十四）

weixin_38828382的博客

08-20

190

通过仿真观察b通道的10bit数据是否有354、0ab、354这一组固定的数据。在HDMI_TX中，把8bit的RGB数据通过encoder模块转化为10bit数据，再通过serializer模块把10bit数据转化为1bit数据，经过OBUFDS转化为差分信号输出送给HDMI_IN模块用作仿真。HDMI_TX模块需要clk_1x和clk_5x的时钟，所以在HDMI_OUT模块中使用PLL配置输入的时钟sclk，输出一个周期为原时钟五倍的时钟clk_5x和一个周期不变的时钟clk_1x。

FPGA RGMII 接收深度剖析：DDIO‑IN、底层原语、PLL 移相方案对比

xklee的博客

08-18

292

本文针对Intel Cyclone系列FPGA中RGMII千兆接收设计的常见问题进行技术解析。文章指出工程师常踩的三大坑点：直接使用negedge寄存器、混淆invert_input_clock参数含义、误用PLL双相时钟模拟DDR采样。通过对比ALTDDIO_IN IP与底层DDIO原语的关系，详解了硬件本质与工程风险，指出直接使用negedge寄存器会导致时序恶化，而PLL双时钟方案虽然可行但时序收敛难度大。文章给出四种实现方案对比，推荐量产项目优先采用ALTDDIO_IN IP方案，并提供了完整的SD

FPGA PCIe P2P 通讯实现 GPU Direct RDMA

08-19

384

GPU Direct RDMA 允许 FPGA绕过 CPU 和系统内存，通过 PCIe 总线直接与 GPU 显存进行数据交换。传统路径: FPGA ──DMA──→ CPU内存 ──cudaMemcpy──→ GPU显存 (2次拷贝)GPU Direct: FPGA ──PCIe DMA──→ GPU显存 (1次拷贝, 零CPU参与)优势数据支撑高性能H100 峰值 7.37 GB/s (达 PCIe 极限 93.5%)，帧率 6600+ fps。

FPGA学习篇——以太网学习之通过MDIO接口配置物理层PHY芯片实现

weixin_72950851的博客

08-18

191

常用于以太网的网口线有、RJ11 接口（电话线接口）、SC 光纤接口等。

ASC0101S 自动方向双向电平转换器——技术深读：原理、安全机制与抗辐照视角

ANSILIC的博客

08-20

307

I2C、1-Wire 这类总线本来是双向的、没有现成的方向控制信号，直接把 5V 信号怼到 1.8V IO 上，轻则通信偶发失败、重则。代价也要说清楚：O.S. 有固定持续时间（约 30 ns），如果容性负载太重（总线挂太多设备、走线太长），O.S. 可能在信号还没拉到位就超时，导致上升沿变缓、甚至重新触发。没有这个特性的转换器，掉电侧会变成"漏电路径"，把整条总线电压拖垮。更棘手的是有"热插拔"或"多电源域"的场景：板子上有电和没电的模块会动态切换，如果电平转换器件本身不支持局部断电，没电那一侧会。

FPGA复位策略深度解析：异步复位、同步释放与设计最佳实践

weixin_49780322的博客

08-19

312

复位设计看似简单，实则关乎整个系统的稳定性和可靠性。异步复位同步释放方案兼顾了复位响应的及时性和释放的同步性，是FPGA设计中最值得掌握的复位方法论。同时，多时钟域下的复位管理、复位网络的扇出优化等细节同样值得重视。希望本文能帮助读者在项目设计中少走弯路，构建更稳健的复位架构。

AXI4-Stream协议详解与Vivado自定义IP核封装实战

weixin_49780322的博客

08-17

191

在Vivado中点击，在接口配置中手动将s_axis_*和m_axis_*信号组分别映射为AXI4-Stream Slave和Master接口。确认后点击Package IP完成封装。AXI4-Stream协议以其简洁的握手机制和强大的流控能力，成为FPGA高速数据通路设计的首选接口。掌握了TVALID/TREADY握手、自定义IP封装以及Block Design集成这三板斧，就能高效构建复杂的数据处理流水线。从简单的加法器到复杂的图像处理算法，AXI4-Stream都能提供统一、可扩展的接口方案。

从近似0基础开始FPGA开发 -- part.1 时钟

最新发布

quhai1340的博客

08-21

182

在从事一段时间FPGA开发又转职飞升之后，倒回头来总结一些FPGA开发的一些知识点，看看能不能温故而知新。整个系列的编写会按照个人理解的FPGA的一些入门知识到实践经验，有些地方会根据当前的认知水平做一些衍生拓展。以时钟作为这个系列的开始，是因为与诸如python、c、matlab这些高级语言不同，fpga开发首先需要明确时序的概念，数字信号的翻转严格遵循时钟的约束。单纯的讨论时钟这个概念比较抽象，所以会通过xilinx的clk wizard IP来进行具体论述。

7 HDLBits —— 验证：编写测试激励文件

2601_94999377的博客

08-17

277

本文包含四个Verilog测试平台的编写实例，分别用于时钟信号生成、特定波形输出、与门测试和时序信号测试。每个实例都提供了完整的代码实现和对应的波形输出结果，涵盖了测试平台的基本结构、时钟生成、激励信号设计和待测模块的实例化方法。这些实例展示了如何通过Verilog的initial块、always块和延时控制来精确生成所需的测试激励，并使用timescale指令来设定仿真时间精度。代码注释详细解释了各部分功能，包括信号声明、时序控制和模块连接方式，适合作为Verilog测试平台编写的参考范例。

《数字电路》| 第 5 节 ‑ 逻辑门电路 | CMOS逻辑门

2601_94999377的博客

08-19

308

本节系统介绍了CMOS逻辑门电路的基础知识，从MOS管器件原理到CMOS逻辑门的分类与工作特点。MOS管作为核心元件，分为NMOS和PMOS两类，通过栅极电压控制导通，具有高输入阻抗和良好开关特性。CMOS逻辑门利用互补结构实现低功耗、高噪声容限和高集成度，包括反相器、与非门、或非门等多种类型。其电平规范与电源电压相关，输入高低电平阈值分别设定为0.7VDD和0.2VDD，确保稳定逻辑识别。CMOS技术凭借上述优势成为现代数字集成电路的主流工艺。

FPGA时序收敛实战：从约束编写到布局布线优化全流程

weixin_49780322的博客

08-17

202

时序收敛是一个系统工程，需要从约束编写、代码设计、综合策略、布局布线等多个维度综合施策。核心原则是：先确保约束完整准确，再通过代码优化减少逻辑级数，最后借助工具策略进行物理优化。值得强调的是，好的时序收敛习惯应该贯穿整个设计流程，而不是等到实现阶段才"亡羊补牢"。如果需要系统学习FPGA，这里有一份整理的FPGA汇总课程资料，包含BD教程、Vivado教程、IP核教程等，有需要的朋友可以保存：链接: https://pan.baidu.com/s/1pIFS8GEYu_jH1np4ZLG2Kw?

国产安陆EG4S20 FPGA实现千兆以太网TCP/IP：AD7606C 8通道1 MSPS采集、SDRAM缓存与Python上位机

者高的专栏

08-20

357

实验平台由安陆EG4S20 FPGA开发板、AD7606C采集板和PC组成。AD7606C采集板通过数据及控制线连接FPGA，FPGA的千兆以太网口通过网线连接PC，组成“模拟量采集—SDRAM缓存—TCP传输—上位机显示”的完整数据链路。图2 实验硬件实物：安陆EG4S20 FPGA开发板、AD7606C采集板及千兆以太网连接TCP/IP、UDP、MAC和RGMII全部在FPGA逻辑中运行；AD7606C实现8通道16位1 MSPS同步采集；

安路SOC EF2M45（MCU+FPGA）点灯测试

Naisu的各种笔记

08-20

241

之前搞了一块安路 EF2M45 的板子，最近有时间拿来测试下。EF2M45 这颗料是 MCU+FPGA 架构的，同类型的比较常见的还有 AGM 和高云的一些芯片。这种芯片相比独立的MCU加FPGA的方案来说集成度高一些，并且MCU和FPGA间交互可以走内部总线或者直接内存交互，使用起来相比通过外部总线通信来说会方便一些。

基于高速HBM VU37P系列FPGA高性能PCIe卡（缓存总带宽达500GB/s）

08-17

175

XCVU37P 高速HBM缓存 AI推理

FPGA RGMII时序约束解析:彻底讲透Input/Output Delay计算公式与工程避坑

xklee的博客

08-18

504

本文详细解析了FPGA项目中RGMII千兆以太网接口的时序约束方法。针对125MHz DDR双沿采样带来的8ns极短周期挑战，文章从PHY芯片参数、PCB延时出发，推导出RX/TX方向完整的时序计算公式，并给出可直接用于量产项目的SDC约束代码。重点强调了DDR接口必须使用-add_delay参数进行双沿约束，避免隐性时序错误。同时分析了DDIO硬件原语的特性，指出普通寄存器实现DDR采样的弊端，为高速以太网接口设计提供了规范的时序收敛方案。