牛客网——VL2 异步复位的串联T触发器

JK触发器 D触发器 同步异步

T触发器是一种边沿敏感的存储单元。只有一个信号输入端T，在时钟有效边沿到来时，T端输入有效信号，则触发器翻转，否则触发器保持不变。因此T触发器能够实现有效的计数功能，常用于实现数字计数器。T触发器逻辑功能为：当T=0时，触发器状态不变Qn+1=Qn；当T=1时，在脉冲有效边沿到来时翻转。TQn1Q_{n+1}Qn1​0QnQ_nQn​1∼Qn\sim Q_n∼Qn​由触发器的特性表可以得特性方程以及状态转换图：图1-1状态转换图。

在前面我们对 Verilog 的基础语法知识进行了学习，对 Verilog也有了一定的了解，接下来的一段时间我们就开始在牛客网上进行刷题，巩固我们的基础知识，熟悉用 Verilog 去写代码。 今天我们做的是第二道题——异步复位的串联T触发器...

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网。

在testbench中，clk为周期5ns的时钟，rst为低电平复位。输入信号 data, clk, rst。

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掌握 异步复位和同步复位 掌握 T触发器

1.什么是异步复位：在任何时候只要给到需要复位的信号时，就立刻复位；相对的就是同步复位，即只能在时钟周期处于上升或下降沿时才可以复位。（1）尽量少只用复位，尽量使用同步复位，异步复位使用“异步复位，同步释放”，尽量使用高电平复位。所以该题就是把第一个T触发器的输出Q给接到下一个T触发器的输入口，即串联两个T触发器。2.T触发器：（模电真有点没学好，只知道是时序逻辑，具体内容都忘了）大白话：输入为1的时候，输出取反。输入为0，输出保持不变。第二题：答案很多就不写了，只写了学到的东西和思路。

带你一分钟回顾T触发器

【代码】牛客网verilog VL2 异步复位的串联T触发器。

异步复位的串联T触发器 题目描述：用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图： 输入描述：输入信号 data, clk, rst 类型 wire 在testbench中，clk为周期5ns的时钟，rst为低电平复位 输出描述：输出信号 q 类型 reg 解题思路： ①对T触发器的介绍如下： 当时钟的有效边沿到来时，如果T=1，则触发器翻转。如果T=0，则触发器的状态保持不变，R为复位端，异步复位，低电平有效（即复位信号为0时，输出为0）。 ②分析当前题

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模块的输入输出信号如下表，需要注意的是：这里rst是低电平复位，且采用异步复位的方式复位。要求用verilog实现两个串联的异步复位的T触发器的逻辑，如下图所示。在数字电路中，我们学过，T触发器的次态。模块的输入输出时序如下图所示。和输入T，当T=0时，

verilog实现T触发器

先解释下同步复位与异步复位的区别。同步复位的复位信号依赖于时钟信号，需要在时钟上升沿等特定时刻才进行复位；异步复位的复位信号不依赖时钟信号，只要复位有效就立刻执行复位操作。从真值表可以看出，T端输入信号有效时，输出执行翻转操作，T端输入信号无效时，输出保持不变。给出quartus综合后的原理图，和题目要求的一样，本题就结束了。接下来再介绍T触发器，下面这张图是用JK触发器做成的T触发器。先看下题目要求:1）异步复位；注：题目来源牛客网，

回忆一下T触发器的特点，输入输出方程就不说了，死记硬背不是咱的风格~咱们要掌握一点：T触发器输入端为0时，输出端不受影响，不发生任何改变（这个稍微想一下就知道了，要是输入端啥都没有，输出端信号还变来变去那才是要命哦）；而下一个习题中使用T触发器，当T触发器输入端为1时，输出端下一个状态为上一个状态的翻转，因此是时序逻辑电路。这种写法相当于写了两个T触发器，每一个触发器的逻辑都相同，输入端为0时，输出不变（q0 <= q0 q<= q）；输入端为1时，输出翻转（q0 <= ~q0 q<= ~q）。

牛客网刷题

VL1 四选一多路器：制作一个四选一的多路选择器，要求输出定义上为线网类型 assign mux_out = (sel==11)?d0:(sel==10?d1:(sel==01?d2:d3)); //提示出错 改 assign mux_out = (sel==2'b11)?d0:((sel==2'b10)?d1:((sel==2'b01)?d2:d3)); assign mux_out = sel[0]?(sel[1]?d0:d2):(sel[1]?d1:d3); ...