SV/UVM 学习笔记06（面向对象编程、类、继承、包的使用）

文章目录1.将下载好的代码导入虚拟机2.对文件的修改3.在终端输入vcs运行代码 最近我打算跑一下UVM实战上的例子加深对UVM的理解，以及提高代码编写的能力。一开始按照网上的方法，并没有跑通，遇到各种意料之外的问题，发现对于小白真是有点困难。最后集各家博主之长，总算跑通了，希望对大家有点帮助。 1.将下载好的代码导入虚拟机 2.配置路径 保存好后，在当前路径source一下 2.对文件的修改 首先在top_tb.sv中，将‘timescale 1ns/1ps注释掉，添加‘include “du

文章目录1 SV基础1.2 sequence和property的比较1.3 SV数据类型1.4 fork线程1.5 任务和函数1.6 接口interface2 UVM基础2.1 UVM的优势和劣势、方法学的演变2.0 UVM树形结构2.1 UVM组件Components2.1 Components和Objects的联系与区别2.2 sequence机制2.3 interface接口和virtual interface2.4 phase机制2.5 factory工厂机制2.6 config_db机制2.7 f

1.bind的用法 bind module_name1module_name2 inst_name(); module_name1：被bind的module module_name2：发起bind的module 应用场景：module_name2中做assertion，去bind rtl内部module；module_name2是interface 2.格式化字符串 ...

SystemVerilog是一种面向对象的编程语言，面向对象语言最重要的特点是所有的功能都要在类（class）里实现。

UVM组件结构简述，后面会有展开，细节部分在后面的笔记里，这里是结合路科和b站课的内容。强烈推荐没看过同学看一看 UVM基础_哔哩哔哩_bilibilihttps://www.bilibili.com/video/BV1QE411Z7XF?spm_id_from=333.999.header_right.fav_list.click ...

新手常常会问：为什么在验证中要使用类类型而不是结构体？为了更好地理解为何使用类而非结构体，对比 SystemVerilog 中类和结构体的不同能力是很有帮助的。类本质上是—— 它们可以轻松被随机化、轻松控制随机化过程，还能在需要时被创建。类具备结构体所拥有的多字段封装能力，除此之外还有更多特性。这就是为什么类是表示测试平台事务的首选结构。类和结构体还共享另一个优势：无论事务中包含 1 个信号还是 1000 个信号，它们都能在测试平台中传递。

本小节总结了UVM核心基类相关内容

struct是一种用户定义的复合数据类型，允许将多个不同类型的成员组合在一起，形成一个逻辑单元。每个成员占用独立的存储空间，访问时通过点号（）引用。与联合体（union）struct的成员独立存储，union的成员共享存储空间。与类（class）struct是静态类型，支持综合；class是动态类型，仅用于验证。与数组struct支持异构成员，数组成员类型相同。struct的基本用法是定义一组相关成员，并在代码中访问这些成员。SystemVerilog 的struct。

记录 uvm / sv 使用过程中遇到的琐碎问题

软件中的设计模式可归纳为三类：创建型，结构型，行为型。本节介绍创建型设计模式在UVM中的应用。 在开始创建型设计模式介绍之前，回顾下Systemverilog中的Parameterized classes 和 Static method 的相关语法。 参数化的类 SV中的参数化的类，类似于Verilog中参数化的模块，例化时指定位宽等的值，在SV中一般用于为类增加数据类型的参数。 如下示例，在声明S_bit句柄时，传入的type类型为bit [1:10]，W没有指定默认为5，如果type T没有指定

前 言 本文主要给大家介绍SV宏，谈到SV宏大家应该不会感到陌生，因为大家在做前端设计或验证的时候会用到`define定义宏，进行条件编译，或者使用宏来定义参数等，做前端...

这篇博客用来记录一些小的uvm不太常用的用法。

通过实例剖析SystemVerilog中句柄赋值的独特行为，揭示对象引用与内存管理的关键细节，帮助开发者避免常见陷阱，提升面向对象编程的稳定性与效率。

工厂机制

UVM学习之路（5）— SystemVerilog的结构体、枚举类型和字符串 一、前言 在SystemVerilog中可以和C语言一样使用typedef来创建新的类型，这样通过和结构体的配合便可以自定义我们想要的数据类型了。 二、结构体类型 在SystemVerilog中可以使用struct创建结构体，不过struct的功能少，它只是一个数据的集合，其通常的使用方式是将若干相关的变量组合到一个struct结构定义中。编写代码如下所示，自定义一个结构体类型，并对其赋值，然后将其值打印出来。 module st

文章目录一、RAL设计流程二、RAL模型层次相关类三、RAL模型设计实现3.1.利用RAL generator（ralgen）将寄存器描述性文档生成UVM寄存器模型3.1.1.创建寄存器模型类（ralgen自动生成）3.1.2.将寄存器放入register block容器中，并加入到对应的Address Map3.2.创建RAL适配器（adapter）3.3.验证环境中实例化RAL模型并建立连接3...

在write方法中有一个参数uvm_object extension。这个参数我们在之前一般不会去关注，在调用adapter时，reg2bus,方法reg2bus的只能接受一些通用参数，比如addr,data,access等，但是在一些特殊寄存器访问时，我们在driver中不仅要在同一个driver中驱动bus总线，还要驱动别的信号（类bus信号），这个时候参数extension就有了用处。在调用...